12wjyl微处理器外部结构和总线操作时序1.ppt

8086在最小模式下的典型配置： 1、MN/MX接+5V； 2、一片8284,作为时钟发生器; 3、三片8282或74LS373,作地址锁存器; 4、二片8286/8287,作总线驱动器; 5.2 8086/8088总线构成(两种模式） 5.2.1最小模式（组态） MN/MX接+5V 构成小规模的应用系统,只有8086一个微处理器, 所有的总线控制信号均为8086产生，系统中的总线控制逻辑电路，减少到最少。 三态门具有单向导通和三态的特性 E A B 0 0/1 高阻状态 1 0/1 0/1 E A B 5.2.1 8086/8088最小模式：三态门、单向锁存器 常见单向锁存器8282 8282锁存器 5.2.1 8086/8088最小模式： 8282锁存器 双向三态缓冲器 5.2.1 8086/8088最小模式：双向三态缓冲器 OE＝0，导通 T＝1 A→B T＝0 A←B OE＝1，不导通 双向三态门具有双向导通和三态的特性 控制端连接在一起，低电平有效 可以双向导通 输出与输入同相 每一位都是一个双向三态门， 8位具有共同的控制端 5.2.1 8086/8088最小模式：双向三态缓冲器 双向8位三态缓冲器8286 8282锁存器与8086的连接 5.2.1 8086/8088最小模式： 8282锁存器作地址锁存器 T=1,发送;T=0,接收 5.2.1 8086/8088最小模式：数据收发器 8286与8088的连接 5.2.1 8086/8086最小模式：典型配置 5.2.2 8086/8088最大模式 MN/MX（33引脚）引线接地时，处于最大模式。 QS1、QS2（25、24引脚）：队列状态信号。 0 0 无 操作 0 1 取走指令队列第一个字节 1 0 队列空 1 1 取走指令队列后续字节代码 特点：需要总线控制器来变换和组合控制信号。 5.2.2 8086CPU的最大模式 S2、 S1、 S0 ：输出（28、27、26引脚） 0 0 0 中断响应 0 0 1 读I/O口 0 1 0 写I/O口 0 1 1 暂存 1 0 0 取指令 1 0 1 读存储器 1 1 0 写存储器 1 1 1 无源状态 5.2.2 ： 8086CPU的最大模式 5.2.2 8086CPU的最大模式 RQ*/GT1、 RQ* /GT0（30、 31引脚） 双向,请求/允许信号 可供CPU以外的两个处理器发总线请求/允许信号。 RQ*/GT0优先级比RQ*/GT1更高。 LOCK* （29引脚） 输出，三态 总线锁定信号，由指令的前缀产生。 最大模式为多处理器系统，共用一条外部总线，需要增加总线控制器，来完成多处理器的分时控制。 8086在最大模式下的典型配置： 1、MN/MX接地； 2、一片8284，作系统时钟 3、三片8282或74LS373，作锁存器 4、二片8286/8287，作数据收发器 5、一片8288，作总线控制器 6、一片8259 5.2.2 8086CPU的最大模式：典型配置 5.2.2 8086最大模式：典型配置 最大模式下系统总线连接说明 8086的S0,S1, S2连接8288，由8288译码产生总线控制信号。 MEMR:存储器读信号； MEMW:存储器写信号； IOR: I/O读信号； IOW: I/O写信号； INTA:中断响应信号 * * * 黄玉清制作 王化建制作 黄玉清制作 第五章 微处理器外部结构和总线操作时序 主要内容： 5.1 8086/8088CPU的引脚功能 5.2 8086/8088总线构成（两种模式） 5