EDA实验1-4.docx

本科实验报告 课程名称： CPLD/FPGA应用设计 实验项目： 1位全加器 2位10进制计数器 显示译码器 4位加法计数器 实验地点： 矿院楼二层EDA实验室 专业班级： 电子信息工程1101班 学 号： 学生姓名： 年 月 日  本科实验报告 课程名称： CPLD/FPGA应用设计 实验项目： 1位全加器 实验地点： 矿院楼二层EDA实验室 专业班级： 电子信息工程1101班 学 号： 学生姓名： 年 月 日  实验一 1位全加器 一、实验目的 1、熟悉ispDesignEXPERT System、Quartus原理图设计流程的全过程。 2、学习简单组合电路的设计方法、输入步骤。 3、学习层次化设计步骤。 4、学习EDA设计的仿真和硬件测试方法。 二、实验原理 1位全加器可以由图1那样用两个半加器及一个或门连接而成，因此需要首先完成图2所示的半加器设计。 要求使用原理图输入的方法先进行