2010年自考医学类选考科心理学资料8课件.pptVIP

例2：全加器 ENTITY f_adder IS PORT(a, b,ci : IN STD_LOGIC; s, co : OUT STD_LOGIC); END f_adder; ARCHITECTURE arc OF f_adder IS COMPONENT h_adder PORT(a, b : IN STD_LOGIC; s, c : OUT STD_LOGIC); END COMPONENT; SIGNAL s1,c1,c2:STD_LOGIC; BEGIN u1:h_adder PORT MAP(a,b,s1,c1); u2:h_adder PORT MAP(s1,ci,s,c2); co=c1 OR c2; END arc; 并发描述语句 GENERATE语句 GENERATE语句用来产生多个相同的结构，适合于生成存储器阵列和寄存器阵列。 GENERATE语句有两种格式： 格式1：标号名：FOR 变量 IN 范围 GENERATE [并发处理语句]； END GENERATE [标号名]； FOR-GENERATE语句在形式上与FOR-LOOP语句相象，但结构中前者是并发处理，后者是顺序处理。故FOR-GENERATE语句结构中不能使用EXIT和NEXT语句。 在FOR-GENERATE语句中，变量 i 不需要事先定义。 并发描述语句 例1：4位移位寄存器（用FOR-GENERATE语句） ENTITY shift4 IS PORT(a, clk : IN STD_LOGIC; b : OUT STD_LOGIC); END shift4; ARCHITECTURE g_shift4 OF shift4 IS COMPONENT dff PORT(d, clk : IN STD_LOGIC; q : OUT STD_LOGIC); END COMPONENT; SIGNAL z : STD_LOGIC_VECTOR(0 TO 4); BEGIN z(0)=a; g1: FOR i IN 0 TO 3 GENERATE ffx: dff PORT MAP(z(i),clk,z(i+1)); END GENERATE; b=z(4); END g_shift4; d q clk d q clk d q clk d q clk Z(0) Z(1) Z(3) Z(4) Z(2) a clk b ffx(0) ffx(1) ffx(2) ffx(3) 并发描述语句 格式2： 标号名：IF 条件 GENERATE [并发处理语句]； END GENERATE [标号名] ； IF-GENERATE语句在形式上与IF语句相象，但结构中没有ELSE项。 IF-GENERATE语句是并发处理的，只有当条件为“真”时才执行结构 内的语句。 例2：k位移位寄存器（用IF-GENERATE语句） ENTITY shift IS GENERIC (k : integer:=4); PORT(a, clk : IN STD_LOGIC; b : OUT STD_LOGIC); END shift; 并发描述语句 并发描述语句 ARCHITECTURE if_shift OF shift IS COMPONENT dff PORT(d, clk : IN STD_LOGIC; q : OUT STD_LOGIC); END COMPONENT; SIGNAL z : STD_LOGIC_VECTOR(1 TO (k-1)); BEGIN g1: FOR i IN 0 TO (k-1) GENERATE IF i=0 GENERATE ffx:dff PORT MAP(a,clk,z(i+1)); END GENERATE; IF i=(k-1) GENERATE ffx:dff PORT MAP(z(i),clk,b); END GENERATE; IF i /= 0 AND i /= (k-1) GENERATE ffx:dff PORT MAP(z(i),clk,z(i+1)); END GENERATE; END GENERATE; END if_shift; 生成语句有一种复制 作用，在设计中，只要根据某些条件，设定好某一元件或者设计单元，即可利用生成语句复制一组完全相同的并行元件或设计单元电路结构。 生成语句可以简