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电子系统设计与实践 实验指导书 李军 2012.6  目录 实验一 8位16进制频率计设计 ３ 实验二 秒表设计 ４ 实验三 数字钟设计 ６ 实验四 数字电压表设计 ８ 实验五 电子密码锁设计 １１ 实验一 8位16进制频率计设计 (1) 实验目的：设计8位16进制频率计，学习较复杂的数字系统设计方法。 (2) 实验原理：根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的输入信号脉冲计数允许的信号；1秒计数结束后，计数值被锁入锁存器，计数器清0，为下一测频计数周期作好准备。测频控制信号可以由一个独立的发生器来产生，即图7-57中的FTCTRL。根据测频原理，测频控制时序可以如图7-56所示。 设计要求是：FTCTRL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计中的32位二进制计数器COUNTER32B（图7-57）的ENABL使能端进行同步控制。当CNT_EN高电平时允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进锁存器REG32B中，并由外部的16进制7段译码器译出，显示计数值。设置锁存器的好处是数据显示稳定，不会由于周期性的清0信号而不断闪烁。锁存信号后，必须有一清0信号RST_CNT对计数器进行清零，为下1秒的计数操作作准备。 图1 频率计测频控制器FTCTRL测控时序图 图2 频率计电路框图 实验二 秒表设计 一、实验说明： 秒表的逻辑结构较简单，它主要由显示译码器、分频器、十进制计数器、报警器和6进制计数器组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，整个秒表还需有一个启动信号和一个归零信号，以便秒表能随意停止及启动。 秒共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出，这样便于同显示译码器的连接。当计时达60分钟后，蜂鸣器鸣响10声 二、结构组成 四个10进制计数器：用来分别对百分之一秒、十分之一秒、秒和分进行计数； 两个6进制计数器：用来分别对十秒和十分进行计数； 分频率器：用来产生100HZ计时脉冲； 显示译码器：完成对显示的控制。 三、硬件要求： 主芯片EPF10K10LC84-4。 6位八段扫描共阴级数码显示管。 二个按键开关（归零，启动）。 四、实验内容及步骤： 根据电路持点，可在教师指导下用层次设计概念。将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口。分别进行调试，然后再将各模块合起来联试。以加深层次化设计概念。 了解软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的同一设计，如何熔合。 适配划分前后的仿真内容有何不同概念，仿真信号对象有何不同，让学生有更深一步了解。熟悉了CPLD设计的调试过程中手段的多样化。 按适配划分后的管脚定位，同相关功能块硬件电路接口连线。 所有模块全用VHDL语言描述。 内部结构图如图50-1所示。 五、实验连线： 输入接口： 代表归零，启动信号RESET、START的管脚分别连接按键开关。 蜂鸣器鸣响信号SPEAKER接蜂鸣器的输入。 代表计数时钟信号CLK的管脚同2.5MHZ时钟源相连。 输出接口：代表扫描显示的驱动信号管脚SEL2，SEL1，SEL0和A～G的连法请参考硬件相关说明。 图3 秒表内部结构示意图 实验三 数字钟设计 一、设计要求（数字钟的功能） 具有时，分，秒，计数显示功能，以24小时循环计时。 具有清零，调节小时、分钟功能。 具有整点报时功能，整点报时的同时LED灯花样显示。 二、实验目的： 1．掌握多位计数器相连的设计方法。 2．掌握十进制，六进制，二十四进制计数器的设计方法。 3．掌握多位共阴级扫描显示数码管的驱动，及编码。 4．掌握扬声器的驱动。 5．LED灯的花样显示。 6．掌握EPLD技术的层次化设计方法。 三、硬件要求： 1．主芯片EPF10K10LC84-4。 2．8个LED灯。 3．扬声器。 4．8位八段扫描共阴级数码显示管。 5．三个按键开关（清零，调小时，调分钟）。 四、实验原理： 在同一EPLD芯片EPF10K10上集成了如下电路模块： 1．时钟计数： 秒——60进制BCD码计数； 分——60进制BCDD码计数； 时——24进制BCDD码计数； 同时整个计数器有清零，调分，调时功能。在接近整数时间能提供报时信号。 2．具有驱动8位八段共阴扫描数码管的片选驱动信号输出和八段字形译码输出。 3．扬生器在整点