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西安 Verilog HDL大作业报告书 学院名称 ： 电子工程学院 学生姓名 ： 专业名称 ： 电子信息工程 班 级 ： 实验一 异或门设计 一、实验目的 （1）熟悉Modelsim 软件 （2）掌握Modelsim 软件的编译、仿真方法 （3）熟练运用Modelsim 软件进行HDL 程序设计开发 二、实验内容 my_or，my_and和my_not门构造一个双输入端的xor门，其功能是计算z=x’y+xy’,其中x和y为输入，z为输出；编写激励模块对x和y的四种输入组合进行测试仿真 1、实验要求 用Verilog HDL 程序实现一个异或门，Modelism仿真，观察效果。 2、步骤 1、建立工程 2、添加文件到工程 3、编译文件 4、查看编译后的设计单元 5、将信号加入波形窗口 6、运行仿真 实验描述如下： module my_and(a_out,a1,a2); output a_out; input a1,a2; wire s1; nand(s1,a1,a2); nand(a_out,s1,1b1); endmodule module my_not(n_out,b); output n_out; input b; nand(n_out,b,1b1); endmodule module my_or(o_out,c1,c2)； output o_out; input c1,c2; wire s1,s2; nand(s1,c1,1b1); nand(s2,c2,1b1); nand(o_out,s1,s2); endmodule module MY_XOR(z,x,y); output z; input x,y; wire a1,a2,n1,n2; my_not STEP01(n1,x); my_not STEP02(n2,y); my_and STEP03(a1,n1,y); my_and STEP04(a2,n2,x); my_or STEP05(z,a1,a2); Endmodule module stimulus; reg X,Y; wire OUTPUT; MY_XOR xor01(OUTPUT,X,Y); initial begin $monitor($time,X=%b,Y=%b --- OUTPUT=%b\n,X,Y,OUTPUT); end initial begin X = 1b0; Y = 1b0; #5 X = 1b1; Y = 1b0; #5 X = 1b1; Y = 1b1; #5 X = 1b0; Y = 1b1; end endmodule 实验结果 波形图： 分析和心得 通过这次的实验，我基本熟悉Modelsim 软件，掌握了Modelsim 软件的编译、仿真方法。同时在编写程序的过程中，加深了我对课上所讲的HDL的语法的认识。 实验二 二进制全加器设计 一、实验目的 （1）熟悉Verilog HDL 元件实例化语句的作用 （2）熟悉全加器的工作原理 （3）用Verilog HDL 语言设计一位二进制全加器，并仿真，验证其功能 二、实验内容 一位全加器使用乘积项之和的形式可以表示为： sum=a·b·c_in+a’ ·b·c_in’+a’ ·b’ ·c_in+a·b’ ·c_in’ c_out=a·b+b·c_in+a·c_in 其中a,b和c_in为输入，sum和c_out为输出，只使用与门，或门，非门实现一个一位全加器，写出Verilog描述，限制是每个门最多只能有四个输入端。编写激励模块对其功能进行检查，并对全部的输入组合输入组合进行测试。 实验要求 用 Verilog HDL 语言描述一位全加器，并使用 modelsim仿真验证结果。 module fulladd(sum,c_out,a,b,c_in); output sum,c_out; input a,b,c_in; wire s1,s2,s3,s4,a1,b1,c_in1,c1,c2,c3; and(s1,a,b,c_in); not(a1,a); not(b1,b); not(c_in1,c_in); and(s2,a1,b,c_i