HDL语言的INOUT双向端口仿真暨三态门仿真.docVIP

/u/1726672527 HDL语言的INOUT端口仿真暨三态门仿真 ------VHDL 和 VerilogHDL 韦志恒 weizhiheng99@ 关键词：inout 双向端口 三态门原理 inout 双向端口方针 三态门仿真 概述 三态门是 FPGA 编程开发中经常遇到的一个问题。一个典型的应用就是 TI 的 DSP 的 EMIF 总线。针对 HDL 语言的三态门应用示例和仿真示例在网上很多，但是往往只讲述一 种语言的，没有给予两种语言下三态门的一个综合评述，如讲述二者使用、仿真时的区别等。 特别是 VerilogHDL 语言下的三态门仿真，很多讲述都是语焉不详，包括使用 Force 语句等， 这些使用人手工干预的仿真方法明显违背了 EDA 自动化的宗旨，是使用者对其仿真方法不 明确的情况下的一种权益之计。 本文将使用一个 DSP EMIF 接口逻辑的例子，详细讲述： （0）什么叫做 Z 态？三态的晶体管级实现是怎样的？ （1）VHDL 语言下同步、异步三态门的实现和仿真； （2）VerilogHDL 语言下同步、异步三态门的实现和仿真； （3）综述两种语言下仿真的要点。 一 双向管脚 INOUT 与三态门介绍 图 1 一个典型的 FPGA 的管脚 由图 1 可以看出，一个 FPGA 的管脚由一个输入缓冲器和一个三态输出缓冲器构成。 三态输出缓冲器，即三态门，是指逻辑门的