电子CAD和CPLD.doc

《CPLD及电子CAD》 大规模集成电路的设计主要针对可编程逻辑器件PLD，复杂可编程逻辑器件ＣＰＬＤ以及现场可编程门阵列ＦＰＧＡ等在大规模集成电路进行设计和仿真过程中，我们在设计时应选择具有代表性的开发软件和设计目标器件。 在课堂上我们主要用的开发软件为ＭＡＸ＋plus II，在这一开发软件平台上，图形输入的设计电路的方法是最简单直观的设计方法，几乎不用学习更多的设计程序或语言工具。并且无论采用那种输入方式对电路进行设计,仿真或测试,其EAD技术手段都有相似之处。 实验一 组合逻辑设计及实验装置的使用方法 实验目的 了解EAD一般设计流程图 熟知文本输入类型 二．实验原理 1．如下图是EAD的一般设计流程 文件输入类型 用MAX+plusII设计电路有如下类型 图形编辑（电路原理图） 文本编辑（硬件描述语言VHDL，AHDL等） 符号编辑 波形编辑 三．实验步骤 1．绘图 1）启动MAX+plusII图标 2）编辑界面 主菜单“File”→“New”→选择“File Type”DGF→OK 3)元件库，器件放置如下图 4）器件排列，连接，编辑和修改 5）文件保存 2．项目编辑 1）设置工程文件选择“File”→“Set Project to Current File” 2）选择目标器件“Assign”→“Device”→ACEX1K系列EPK1K30TC144-1目标器件→OK 3)编辑及纠错　　菜单“MAX+plusII”→“Compeiler”→“Start 3．项目检测 １）逻辑仿真　“File”→“New”下WEF项 ２）选择信号结点“Node”→“Enter Nodes from SNF”点击“list” 3)设置波形参量，包括网格设置，仿真时间长度 ４）编辑输入激励信号（产生的波形如下图） ５）波形存盘 ６）仿真 7)分配管脚，如图 ４．元件封装 封装方法：打开文件“Ｆile”→Great Defaul Symbol”，此时即将当前文件变成了一个封装好的元件。 四．小结与体会 利用EAD工具进行电路原理图输入设计，该优点是设计者能利用已有的电路知识迅速入门，完成中小规模的电路系统设计，而不必具备其他诸如编成设术，硬件语言等。在编辑电路图过程中调用的各种元器件在元器件库中，由厂家提供并随软件一同按装到计算机中，集中存储在指定路径的器件或电路文件中。同时，还学习到可以自己建立一个自己专用的工具器件库。 实验二用Ｄ触发器设计异步四位二进制加法计数器 一、实验目的 １、了解时序电路的经典设计方法，即用Ｄ触发器和一般逻辑门组成的时序逻辑电路、 ２、掌握组合逻辑电路的设计方法 ３、了解异步计数器计数的方法 二．实验内容 用D触发器设计异步四位二进制加法计数器； 三．实验原理 如下实验原理图，进行电路原理图输入设计： 四．小结与体会 在对于顶层设计，输入，输出引脚就是最终集成器件产品对外的引脚，若是底层子电路的设计，则输入输出引脚就是该电路与其他电路部件之间的接口，因此在编辑图形时须对其进行唯一性命名。在项目编辑中只有将输入文件设置成为工程文件，即当前文件才能对其进行编译处理。注意事项，文件夹名不能用中，且不可带空格。 实验三 6进制、60，24进制计数器 一、实验目的 1、掌握组合逻辑电路的设计方法 2，加深对ＣＰＬＤ设计过程的了解、比较原理图输入与文本输入的优劣 ３、为下面试验特别是数字钟综合设计做好基础 二、实验原理 １．用VHDL编写程序代码 １）６０进制VHDL代码 library ieee; use ieee.std_logic_1164.all; use ieee.stu_logic_unsigned_all; entity c60_41_42 is port (clk,clr,en:in stu_logic; carry:out std_logic; ge,shi:out stu_logic_vector(3 downto 0)); end; architecture one of c60_41_42 is signal g,s: std_logic_vector (3 downto 0); begin process(clk,clr,en,g,s) begin if clr=’1’ then g=”0000”; s=”0000”; else if clk’event and clk=’1’ then if en=’0’ then if g=”1001” and s=”0101” then g=”0000”; s=”0000”; carry=’1’; elsif g=”1001” then g=”0000”; s=s+1; eles g=g+1; carry=’0’; end if; en