ASIC后端设计中低功耗时钟树综合方法.pdfVIP

Information 信 息 通 信 communications ASIC后端设计中 低功耗时钟树综合方法 石玉龙 张立超 柏璐/北京工业大学 北京市嵌入式系统重点实验室 （北京·100124） 摘 要：以基于Synopsys公司设计流程完成的SMIC 0.18um 的方法，依靠严格的流程，以大量数据做对比，证明其方法 1p6m工艺的DVBC解调芯片BTV2040S03为例，介绍一种以 的可行性。 降低时钟树功耗为主要目的，以反相器构建时钟树的方法。 通过完成物理设计动态仿真和功耗分析的数据表明，在保 二、CMOS电路门级功耗的分类和计算方法 证时序收敛的前提下，相比传统时钟树综合方法，功耗降低 CMOS电路中，功耗有4种来源，其总功耗为： 了5.7%。 Ptotal =Pdynamic+Pleakage+Pshort-circuit+PDC （1）