具改善最低操作电压,速度与功耗之耐稳记忆体电路学生-国立清华大学.PDF

具改善最低操作電壓速度與功耗之耐穩記憶體電路, 學生：楊書孟 指導教授：張孟凡 博士 國立清華大學電機工程學系 摘要 電源電壓縮調技術，通常在低功耗系統級芯片（SoC ）設計中被 採用。但不利 的影響 對記憶體電路 來說已日益顯著 ，如電壓相關的時序偏移和小感應電壓容許 空間。在本論文中， 我們對電壓相關的時序偏移和小感應電壓容許空間在記憶體 電路所造成的 功能故障進行了研究 ，並且提出了克服電壓相關的時序偏移與減少 感應電壓容許空間 需求的電路技術。 電壓相關的時序偏移常造成記憶體電路在預充電與感測階段的功能故障並造 成記憶體電路在速度性能方面的下降。同時 ，儲存資料相關的位元線漏電流更進 一步增加了時序偏移並降低記憶體存電路的良 率。因此我們發展了 Dual-Mode Self-Timed (DMST) 技術來消除時序偏移 在不同製程電壓與溫度, (PVT) 條件下 所造成的功能故障與速度性能的損失 。相較於傳統的位元線時序追踪 技術 ，在相 同的電路面積下 ，DMST 技術，實現了高可擴展性和良好的減少時序偏移成果 。 實驗結果顯示 ，DMST 技術可以在很寬的電源電壓範圍運作 ，從額定電壓(VDD = 3.3V)的 39.4 ％到151.5 ％。 低的供應電源電壓已成為有效降低電路功率 消耗的一種途徑 。但這種方法常 導致感應電壓容許空間縮小，並導致速度性能下降與記憶體電路讀取功能故障， 特別是對於那些高密度優先的記憶體如被設計成長位元線以提高記憶位元陣列效 率的單端讀取的 NAND-ROM 。這裡我們提出了 Data-Aware Sensing Reference (DASR) 機制，它在給定的時序內維持讀 0和讀 1所需的感讀裕量。其中的關鍵機 制在於採取自適變化的 參考電壓的 ，使得所述的讀 1和讀取 0感應電壓容許空間 i 相重疊，如同 差動讀取的位元線組 。實驗結果顯示 90 奈米CMOS邏輯製程所製作 的 256 Kb DASR NAND ROM 能在 0.25 V的操作電壓下運作 。同時在操作電壓 =0.31V下, DASR較傳統 NAND ROM的設計能增加 66.7 ％的速度性能表現 。 綜上所述，本論文所 提出的 DMST和 DASR 技術運用於記憶體電路以克服低 功耗系統晶片在實現上所面臨的挑戰。 ii Robust Memory Circuits for VDDmin,Speed and Power Improvement Student: Shu-Meng Yang Advisor: Dr. Meng-Fan Chang Submitted to Department of Electrical Engineering College of Electrical Engineering and Computer Science National Tsing Hua University Abstract Supply-voltage (VDD) scaling techniques are often employed in low power Sys- tem-on-Chip (SoC) design; however, adverse impacts such as voltage-dependent timing skews and small sensing headroom have become increasingly significant on memory circuits. In this