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Cmos集成电路大作业 ---多功能数字钟的设计 一、摘要 数字钟的设计采用了自顶向下分模块的设计。底层是实现各功能的模块，各模块由vhdl语言编程实现；顶层采用原理图形式调用，用元件例化语句编写顶层文件的程序。从而实现一个具有计时、报时、时间重置功能的电子数字钟。 二、选题意义 数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑和时序电路。 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，可以得到广泛应用。 三、总体设计 1.模块：分频、计时、报时（alarm1）、重置时间(s1、m1、h1、d1)。 数字钟的工作原理图如下所示： 2.仿真： (参数设置 在秒计时器的clk输入一个周期为5ns的时钟信号； 清0端（reset）前面一小段（40ns）为低电平，后面均为高电平； 置数端（set）前面一小段（60ns）为低电平，后面均为高电平； 秒重置端（s1）可设置数值为50秒； 分重置端（m1）可设置数值为57分； 时重置端（h1）可设置数值为23时,； 星期重置端（d1）可设置数值为6(星期六)； Endtime为10us。 (仿真波形 由上述波形可以看出： 当reset为0时，数字钟清0； 当set为1时，数字钟置数，其值为星期六、23时、57分、50秒。 由上述波形可以看出： 秒计时器开始计时，当到达59秒后，秒计时器sec又从0开始计时，同时分钟min加1，为58分。 由上述波形可以看出： 分计时器开始计时，当到达59分后，分计时器min又从0开始计时，同时小时hour加了1，为24时，即时计时器hour也又从0开始计时，而此时星期计时器day也由6加1后回0，又从0开始计时。 当分计时器min为0时，alarm输出一个高电平，持续直到分计时器min的值为1。 功能模块 1.分频器 输入：clk_in 输出：clk_out 功能：4M转化为1H 2.计时器 （1）秒计时器（second1） ( 输入：clk、reset、set、s1 输出：sec 功能：计秒 ( 仿真 ·参数 秒计时器的clk输入一个周期为5ns的时钟信号； 清0端（reset）前面一小段（100ns）为低电平，后面均为高电平； 置数端（set）前面一小段（200ns）为低电平，后面均为高电平； 秒重置端（s1）可设置数值为50秒； Endtime为1us。 ·仿真波形 由上述波形可以看出： 当清0信号（reset）无效时，秒计时器置数，从50秒开始计数，到59秒时回到0，并且从ensec输出一个高电平。 （2）分计时器（minute1） ( 输入：clkm、reset、set、m1 输出：min 功能：计分 ( 仿真 ·参数 分计时器的clkm输入一个周期为5ns的时钟信号； 清0端（reset）前面一小段（100ns）为低电平，后面均为高电平； 置数端（set）前面一小段（200ns）为低电平，后面均为高电平； 分重置端（m1）可设置数值为50分； Endtime为1us。 ·仿真波形 由上述波形可以看出： 当清0信号（reset）无效时，分计时器置数，从50分开始计数，到59秒时回到0，并且从enmin输出一个高电平。 （2）时计时器（hour1） ( 输入：clkh、reset、set、h1 输出：hour 功能：计时 ( 仿真 ·参数 时计时器的clkh输入一个周期为5ns的时钟信号； 清0端（reset）前面一小段（100ns）为低电平，后面均为高电平； 置数端（set）前面一小段（200ns）为低电平，后面均为高电平； 时重置端（h1）可设置数值为20； Endtime为1us。 ·仿真波形 由上述波形可以看出： 当清0信号（reset）无效时，时计时器置数，从20时开始计数，到23时回到0，并且从enhour输出一个高电平。 （3）星期计时器（day1） ( 输入：clkd、reset、set、d1 输出：day 功能：计天数 ( 仿真 ·参数 星期计时器的clkd输入一个周期为5ns的时钟