加法器实现两个二进制数的加法运算.pptVIP

3.2 常用组合逻辑电路 3.2.1 加法器和数值比较器 3.2.1 加法器和数值比较器 二、多位数加法器 ３.2.2 编码器 1. 二进制译码器 2. 二-十进制译码器 3. 显示译码器 [例3.2.4] 设计一个能显示8位数字的显示系统，要求能灭掉整数部分前面的0和小数部分尾部的0，但小数点前后一位的数字0必须显示。 [解] 要能显示8位数字，需要8个数码管，8个数码管要由8个译码器驱动，显示译码器选择74LS48集成电路。 因为整数部分前面的0要能灭掉，所以整数部分最高位的RBI＝0，当最高位的输入是0000时，相应的字形0熄灭，同时输出RBO＝0。最高位的RBO要和次高位的RBI连接，这样，当最高位灭0时，次高位若输入的是0000，相应的字形0也会被灭掉，按此方法依次连接，这样直到第一个数字不是0时才显示。 小数部分尾部的0要能灭掉，小数部分最低位的RBI＝0，RBO依次与相邻高位的RBI连接。小数点前后一位的数字0必须显示，故小数点前后一位的RBI＝1。具体连接如图3.2.20所示。 例如从左到右译码器的输入为0000，0000，0100，0000，0000，0000，1000，0000，第一片、第二片、第八片的译码器工作在灭零状态，故相应3位输入的“0”被熄灭，显示系统显示的是400．08。 以四选一数据选择器为例。 (2)四选一数据选择器的功能表 2 八选一数据选择器74LS151 3. 数据分配器 多路数据分配器的功能与数据选择器正好相反，它有一个数据源输入端和多个数据输出端，在地址信号的控制下，将一个源来的数据分配到某一个对应的输出端去。数据分配器的示意图如图3.2.24所示。 要分配2n个通道，需要由n位地址码控制，地址码的不同取值组合控制数据通道的对应选通。如4路分配器需要由2位地址码控制，8路分配器需要由3位地址码控制，等等。 数据分配器的示意图如图3.2.24所示。 4路数据分配器 二进制译码器实现数据分配 3 应用举例  74LS151的功能表 禁止状态 工作状态 3.2.24数据分配器示意图 输入 地 址 输 出 D A1 A0 D0 D1 D2 D3 D D D D 0 0 0 1 1 0 1 1 D 0 0 0 0 D 0 0 0 0 D 0 0 0 0 D 表3.2.13 4路分配器的真值表 复习 全班有42名同学，需几位二进制代码才能表示？ 为什么要用优先编码器？ 3.2.3 译码器 　　译码： 编码的逆过程，将编码时赋予代码的特定含义“翻译”出来。 　 译码器： 实现译码功能的电路。 　　常用的译码器有二进制译码器、二-十进制 译码器和显示译码器等。 二进制代码 原来信息 编码对象 编码 译码 三位二进制译码器的方框图 输入：二进制代码（N位）， 输出：2N个，每个输出仅包含一个最小项。 　　输入是三位二进制代码、有八种状态，八个输出端分别对应其中一种输入状态。因此，又把三位二进制译码器称为3线—8线译码器。 1. 74LS138的逻辑功能 内部电路图 负逻辑与非门 译码输入端 S为控制端（又称使能端） S=1 译码工作 S=0 禁止译码， 输出全1 输出端 为便于理解功能而分析内部电路 74LS138的功能表 译中为0 高电平有效 低电平有效 禁止译码 译码工作 74LS138的逻辑符号 低电平有效输出 三位二进制代码 使能端 74LS138的逻辑功能 三个译码输入端（又称地址输入端）A2、A1、A0，八个译码输出端 ，以及三个控制端（又称使能端） 、 、 。 、 ， 是译码器的控制输入端，当 = 1、 + = 0 (即 = 1, 和 均为0)时，GS输出为高电平，译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平。 S1 S2 S1 S2 S3 S1 S2 S3 S1 S3 S2 Y0~Y7 S3 当译码器处于工作状态时，每输入一个二进制代码将使对应的一个输出端为低电平，而其它输出端均为高电平。也可以说对应的输出端被“译中”。 74LS138输出端被“译中”时为低电平，所以其逻辑符号中每个输出端 上方均有“—”符号。 Y0~Y7 2. 应用举例 (1)功能扩展(利用使能端实现) 用两片74LS138译码器构成4线—16线译码器 A3 =0