常用verilog代码.docVIP

阻塞赋值方式： 如：(b=a) 一般在组合逻辑电路中使用 *赋值语句执行完后，块才结束； *B的值在赋值语句结束时立即发生改变； *在时序电路中使用时可能发生意想不到的后果。 非阻塞赋值方式：如：（a=b） 四位全加器代码 module adder4 (count,sum,ina,inb,inc); //以分号结束 output [3:0] sum; //表示四位输出数据 output count ; //省略位宽表示一位 input [3:0] ina,inb; input inc; assign {count,sum}=ina+inb+inc; Endmodule //连写不能加分号 一位计数器代码 module shiweijishu (reset,clk,out); output [3:0] out; input clk,reset; reg out; // always @(posedge clk) // begin if (reset) out=0; // else if (out==9) out=0; else out=out+1; out=out; end Endmodule If语句 if（表达式）语句 例如：if（ab）out1=in1; If（表达式）语