北理工Quartus实验二报告.docxVIP

实验二模十状态机与7段译码器显示一、实验目的：通过设计频率可选的模十状态机以及7段译码电路以进一步掌握VHDL硬件描述语言。二、实验流程：本设计有分频器、多路选择器、状态机和译码器。1.时钟输入作为分频器的输入，输出时钟分别为2分频、4分频、8分频和16分频；2.四个频率的时钟信号由4选1的多路选择器选择其中之一作为状态机的时钟输入；3.使用选中的时钟频率作为输入驱动状态机按照以下的次序输出：0-2-5-6-1-9-4-8-7-3-0的顺序输出；4.使用此输出作为驱动输入到7段译码器的显示逻辑。三、实验代码：library IEEE;use IEEE.std_logic_1164.all;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity mod10 isport(clk,rst,load:in std_logic;sel:in std_logic_vector(1 downto 0);countss:in std_logic_vector(3 downto 0);seg:out std_logic_vector(6 downto 0));end mod10;architecture beha of mod10 is signal clk1,clk2,clk4,clk8,clk16:std_lo