数字逻辑课件第4节更新.pptVIP

第6种输入组合，不能判断故障。 注：数字系统的故障诊断是一门独立的课程，通过本例只了解初浅概念 解毕 作业10：P166~167 3.2（1, 3）——化简，用与非门实现 3.2（4, 6）——化简，建Verilog HDL数据流模型 3.3（1）——化简，用或非门实现 3.3（2）——建Verilog HDL行为模型 3.3 组合逻辑电路的设计 完成对逻辑功能的描述，建立逻辑命题 按照逻辑命题的输入输出关系，构造真值表 依照真值表写出逻辑表达式，并进行化简 根据物理条件变换逻辑表达式，给出原理图 检查 3.3.1 根据逻辑问题的描述写出逻辑表达式 一. 逻辑问题描述——真值表——逻辑表达式 例1：半加器的设计。 半加器是能实现两个一位二进制数相加，求得和数及向高位进位 的逻辑电路。 1 0 1 1 0 1 0 1 0 1 1 0 0 0 0 0 进位C 和数S 加数B 加数A 输出 输入 半加器真值表 =1 A B S C 如果用与非门实现 替代尾因子，消除反变量 A B S C Ai Bi Si Ci CO 半加器逻辑符号 半加器的Verilog HDL描述 module subadd(a,b,s,c); input a,b;