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Writing Efficient Testbenches 原文作者：Mujtaba Hamid 翻译：phixcoco@(浙江大学飘渺水云间论坛) [请阅读文档最后的说明] 摘要： 本应用笔记是专门为没有测试编写经验并对 HDL 验证流程陌生的逻辑设计者而编写的。 编写测试代码是验证 HDL 设计的主要手段。本应用笔记为创建或构建有效的测试设计提供了准则。同时给 出了一个为任何设计开发自检测测试的算法。 涉及的所有设计文件可以从以下的站点获得： PC: /pub/applications/xapp/xapp199.zip UNIX: /pub/applications/xapp/xapp199.tar.gz 1 简介 由于设计的规模越来越大和越来越复杂，数字设计的验证已经成为一个日益困难和繁琐的任 务。验证工程师们运用多种验证工具和方法来应对挑战。对于大的系统，如几百万门的设计， 工程师们通常使用一系列完善的验证工具。当然，对于一些小的设计，设计工程师常常发现 能编写测试设计的 hdl 仿真器就可以做得很好。 测试设计已经成为一个验证高级语言 HLL (High-Level Language)描述的设计的标准方法。 典型的，测试设计完成以下任务： · 在测试中实例化设计模块 Design Under Test （DUT ）； · 向要进行测试的模块（DUT ）输入测试向量进行仿真； · 仿真通过使用模块的测试向量来仿真测试设计； · 仿真结果输出到终端或波形窗口以观察结果； · 将实际结果和预期结果进行比较（可选步骤）。 一般测试使用工业标准的 VHDL 或 Verilog 硬件描述语言来编写。测试中调用功能设计，然 后仿真。复杂的测试设计完成一些附加的功能――如它们包含逻辑模块来为设计产生适当的 激励或者将实际结果与预期结果做比较。 后续的章节说明了一个优良的测试设计的结构，并提供了一个自检测测试的例子――用以自 动化地比较实际结果和测试设计的预期结果。 图 1 给出了符合上述步骤的一个标准的 HDL 验证流程。由于测试设计使用 VHDL 或 VerilogHDL 编写，因此测试设计的验证流程可以在各平台或各公司提供的软件工具间移植。 另外，由于 VHDL 或 VerilogHDL 是公开化的标准语言，用 VHDL 或 VerilogHDL 编写的验 证测试包可以方便地以后的设计中重用。 图 1 使用测试设计的 HDL 测试验证流程 2 构建测试设计 测试设计可以用 VHDL 或 VerilogHDL 编写。因为测试设计只用来进行仿真，不需要受综合 中仅能使用 RTL 语言子集这样的语法约束。因此它可以使用所有的行为级结构。从而测试 可以编写地更为通用，从而方便维护。 所有的测试设计都包含了如表 1 的基本程序段。正如上面所提到的，测试设计一般也可以包 含更多的附加功能，如在终端上显示可视化的结果以及内建的错误检测。 表 1 测试设计的基本程序段 下面的例子给出了常用的测试设计的模块。 2.1 产生时钟信号 使用系统时钟控制逻辑工作的时序逻辑设计必然需要一个时钟。重复的时钟信号可以很容易 地用 VHDL 或 Verilog 代码实现。以下是 VHDL 和 Verilog 编写的时钟产生器的示例。 VHDL -- Declare a clock period constant. Constant ClockPeriod : TIME := 10 ns; -- Clock Generation method 1: Clock = not Clock after ClockPeriod / 2; -- Clock Generation method 2: GENERATE CLOCK: process begin wait for (ClockPeriod / 2) Clock = ’1’; wait for (ClockPeriod / 2) Clock = ’0’; end process; Verilog // Declare a clock period constant. Parameter ClockPeriod = 10; // Clock Generation met