基于FPGA的数字系统设计6a.pptVIP

* * 序列检测器仿真结果： * Mealy glitch * * 序列检测器的简化描述： 序列检测器可作为一个对输入数据 进行移位操作的移位寄存器，并检测该 寄存器的内容是否与要检测的序列相匹 配。 * 基于移位寄存器的Mealy型序列检测器 * 基于移位移位寄存器的Mealy型序列检测器 * 基于移位寄存器的Moore型序列检测器 * 基于移位寄存器的Moore型序列检测器 * 基于移位寄存器的序列检测器仿真结果： * 6.7 寄存逻辑 变量输出的寄存处理： 利用时钟信号同步进行赋值的变量称为 被寄存。被寄存的信号在时钟的有效沿处更 新，在其它时间保持稳定。 Mealy型和Moore型的输出均是未被寄存的。 * 带寄存器输出的Mealy机 * 带寄存器输出的Moore机 * 带下一状态功能寄存器输出的Mealy机 * 带下一状态功能寄存器输出的Moore机 * 序列检测器寄存器输出的描述 Mealy型： reg d_out; always@(negedge clk) d_out=((state==s_2)(d_in==1)); Moore型： reg d_out; always@(negedge clk) d_out=(state==s_3); * 带寄存器输出的序列检测器仿真结果： * * 例6.28 NRZI_mealy波形生成 * NRZI_mealy波形生成的状态转移图: * * 仿真结果: invalid * BCD码到余3码串行转换器的输入-输出位流 * BCD码到余3码串行转换器的状态转移图 * bcd_to_excess_3b的Verilog描述： * * bcd_to_excess_3c的Verilog描述： * * 综合电路比较： * 仿真结果： * 仿真结果： * 结论： Bcd_to_excess_3c中的任意项赋值 相比bcd_to_excess_3b的隐含锁存器结 构可以给综合工具带来更大的灵活性。 建议： 在所有的case语句中都包含default 赋值语句。 * 可综合的状态机设计要求： （1）必须为显式状态机的状态寄存器分配一个 集合值，即不能对变量的部分位赋值。 （2）全部寄存器都要赋值。 （3）异步控制信号（如set和reset）在行为的 事件控制表达式中必须是标量。 （4）状态寄存器赋值必须是常量，或是可静态 求值的变量。 * 6.6.2 Mealy型NRZ码/Manchester 线性码转换器的综合 线码（line code）用于数据传输或存储 系统。优点如下： （1）降低串行通信信道噪声的影响 （2）减小数据通道的宽度 （3）有利于接收端数据时钟的恢复 * 串行线码格式与样本波形 * Mealy型NRZ-曼彻斯特线码转换器 （a）状态转移图（b）下一状态表 * Mealy型NRZ-曼彻斯特线码转换器Verilog描述： * * 仿真结果： * 6.6.3 Moore型NRZ码/Manchester 线性码转换器的综合 * * * 仿真结果： * 6.6.4 序列检测器的综合 当在串行输入中接收到一个给定模式的连 续比特流时，序列检测器将产生一个有效输出。 状态机状态的转换和数据同步可以分别采 用时钟的相反边沿。 序列检测器可用Mealy型或Moore型确定 状态机实现。 * 设计考虑： （1）Mealy机的输出与输入直接相关； Moore机的输出与输入无关，与状态相关。 “111”序列检测器的Mealy/Moore输出 * 设计考虑： （2）区分复位与非复位状态机 当输入序列出现重叠时，非复位状态机的 输出保持有效。 复位状态机对于嵌入在更长序列中的一个 m位序列，当第m+1位出现时，输出复位，且 对后续的输入进行新的检测。 * “111”序列检测器的复位与非复位输出 * “111”序列检测器Mealy型ASM图 * “111”序列检测器Moore型ASM图 * 序列检测器Mealy型描述： * * 序列检测器Moore型描述： * * 序列检测器的testbench： * 6.2.3 资源共享 可用括号来控制操作符分组，使资源在一条或多条路径上共享。 assign y_out=sel ? data_a+