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verilog点阵图形显示设计实验报告
数字系统设计
实验报告
实验03:点阵图形显示设计
实验地点: 理工楼703 实验时间:2011年4月29日
实验03 点阵图形显示设计
一、实验目的
(1)、进一步掌握数码扫描显示的原理和设计方法;
(2)、熟悉case语句的作用;
(3)、应用LED点阵设计各种变换的图形、字符、数字等(如显示旋转的十字叉、显示旋转的一字形、正方形缩放图案)。
二、实验仪器:
(1)、PC机。
(2)、数字系统设计实验开发板。
三、实验步骤:
(1)利用8x8数码点阵,正方形逐渐动态扩大的图形显示
建立名为“zfx”的工程,建立verilog文件,文件名保存为“zfx”,输入源代码,可参考如下:
module display1(row,line,clk);
input clk;
output[0:7] row,line;
reg[0:7] row,line;
always @(posedge clk)
begin
if(i9999999)
j=~j;
i=0;
else
i=i+1;
end
always @(posedge clk)
begin
if(i19999)
j1=~j1;
i1=0;
else
i1=i1+1;
end
always@(posedge j)
begin
if(a=4)
a=0;
else
a=a+1;
end
always@(posedge j1)
begin
case(a)
0:begin row=8line=8end
1:begin row=8line=8end
2:begin row=8line=8end
3:begin row=8line=8end
4:begin row=8line=8end
endcase
end
endmodule
输入完成后进行编译,编译成功后对进行管脚的配置:
配置完成后,将此程序下载到开发板上,观察正方形的变换情况。
(2)利用8x8数码点阵,设计十字花旋转显示
建立名为“szx”的工程,建立verilog文件,文件名保存为“szx”,输入源代码,参考如下:
module display(clk,row,line);
input clk;
output[7:0]row;
output[7:0]line;
reg[7:0]row;
reg[7:0]line;
integer i,i1;
integer c,t,s;
reg j,j1;
always @(posedge clk)
begin
if(i=9999999)
begin
j=~j;
i=0;
end
else
i=i+1;
end
always @(posedge clk)
begin
if(i1=19999)
begin
j1=~j1;
i1=0;
end
else
i1=i1+1;
end
always @(posedge j)
begin
if(c=2)
c=0;
else
c=c+1;
end
always @(posedge j1)
begin
if(s=7)
s=0;
else
s=s+1;
end
always @(posedge j1)
begin
if(t=7)
t=0;
else
t=t+1;
end
always @(posedge clk)
begin
case(c)
0:case(t)
0:begin row=8line=8end
1:begin row=8line=8end
2:begin row=8line=8end
3:begin row=8line=8end
4:begin row=8line=8end
5:begin row=8line=8end
6:begin row=8line=8end
7:begin row=8
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