EDA4序列信号发生器与检测器设计.docVIP

南昌大学实验报告 学生姓名： 邱永洪 学 号：6100210026 专业班级：中兴101班 实验类型：□ 验证 □ 综合 ■ 设计 □ 创新 实验日期：2012/11/12 实验四 序列信号发生器与检测器设计 一、实验目的 1、设计序列信号发生器 2、用有限状态机的方法设计检测器 二、实验内容与要求 1、设计序列发生器，完成序列为0111010011011010的序列发生器 2、用有限状态机设计序列检测器，实现串行序列11010的检测器 3、 对检测到的次数计数，并将实时产生的序列6位动态显示 三、设计思路及程序 1、序列发生器的设计 设计一个‘0111010011011010’的序列发生器，利用S0到S15的16个状态机循环产生 ‘0111010011011010’序列。 CLK为时钟脉冲输入口， D-RESET为复位口使其重新发送序列， COUNT为序列输出口。 程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY COUNT IS PORT (CLK,RST :IN STD_LOGIC; COUNT :OUT STD_LOGIC ); END COUNT; ARCHITECTURE behav OF COUNT IS TYPE FSM_ST IS (s