第3章 VHDL基础4 26.pptVIP

EDA与FPGA 第3章 VHDL编程基础 3.1 概述 1、 什么是VHDL？ VHSIC 超高速集成电路 Very high speed integrated circuit Hardware Descriptiom Language 3.1 概述 2 、VHDL的历史 3.1 概述 3 、VHDL的作用 1）打破了软、硬件的界限 传统的数字系统设计分为： 硬件设计（硬件设计人员） 软件设计（软件设计人员） 因此，VHDL是电子系统设计者和EDA工具之间的 界面。 3.1 概述 3、VHDL的作用 1）打破了软、硬件的界限 EDA工具及HDL的流行，使电子系统向集成化、大 规模和高速度等方向发展。 美国硅谷约有80%的ASIC、CPLD/FPGA已采 用HDL进行设计。 3.1 概述 2）VHDL与C、C++的比较 C、C++代替汇编等语言 VHDL代替原理图、逻辑状态图等 3.1 概述 3）VHDL与电路原理图描述的比较： VHDL具有较强的抽象描述能力，可进行系统行为级别的描述，描述更为简洁、效率更高。 VHDL描述与实现工艺无关。 电路原理图描述必须给出完整的、具体的电路结构图，不能进行抽象描述。描述繁杂，效率低。 电路原理图描述与实现工艺有关。 3.1 概述 4 、VHDL语言的特点 VHDL具有强大的语言结构，系统硬件描述能力强、设计效率高，具有较高的抽象描述能力。 VHDL语言可读性强，易于修改和发现错误。 VHDL具有丰富的仿真语句和库函数，可对VHDL源代码进行早期功能仿真，有利于大系统的设计与验证。 VHDL与硬件电路关系不大。 VHDL设计不依赖于器件，与工艺无关。 3.1 概述 4 、VHDL语言的特点 VHDL移植性好。 VHDL体系符合TOP-DOWN和CE（并行工程）设计思想。 上市时间快，成本低 易于ASIC实现。 3.1 概述 5 、VHDL与其他硬件描述语言的比较 行为级——RTL级——门电路级 VHDL： 具有较强的系统级抽象描述能力，适合行为级和RTL级的描述，设计者可不必了解电路细节，所做工作较少，效率高。但对综合器的要求高，不易控制底层电路的生成。IEEE标准，支持广泛。 RTL：Register Translate Level 寄存器传 输级 3.1 概述 5 、VHDL与其他硬件描述语言的比较 行为级——RTL级——门电路级 Verilog HDL： 系统级抽象描述能力比VHDL稍差，门级开关电路描述方面比VHDL强。适合RTL和门电路级的描述。设计者需要了解电路细节，所做工作较多。IEEE标准，支持广泛。 3.1 概述 5 、VHDL与其他硬件描述语言的比较 行为级——RTL级——门电路级 ABEL 、PALASM 、AHDL： 系统级抽象描述能力差，一般做门级电路描述。要求设计者对电路细节有详细的了解，对综合器的性能要求低，易于控制底层电路资源，支持少 。 3.1 概述 6 、VHDL设计简述 VHDL主要用于描述数字系统的结构、行为、功能 和接口。 VHDL将一个设计（元件、电路、系统）分为： 外部（可视部分，端口） 内部（不可视部分，内部功能，算法） 3.2 VHDL 基本语法 VHDL语言的一些基本特点： VHDL语言由保留关键字组成； 一般，VHDL语言对字母大小写不敏感。特殊：用‘’或“”所括起来的字符、字符串； 每条VHDL语言用“；”结束； VHDL语言对空格不敏感，增加可读性； 在“--”之后的是VHDL的注释语句； VHDL有以下的描述风格：行为描述 数据流描述 结构化描述 3.2 VHDL 基本语法 3.2 VHDL 基本语法 3.2 VHDL 基本语法 3.2 VHDL 基本语法 3.2 VHDL 基本语法 3.2 VHDL 基本语法 语法： ENTITY entity_name IS Generic declarations Port declarations END entity_name; (1076-1987 version) END ENTITY entity_name; (1076-1993 version) 3.2 VHDL 基本语法 3.2 VHDL 基本语法 （1）类属说明 确定实体或组件（即元件）中定义的局部常数。 模块化设计时