DSP系统与芯片.ppt

DSP信号处理流程图 注释：Signal conditioning—信号调理 抗噪声干扰 对于模拟信号，对于干扰难于去除； 对于数字信号，就是0和1；如下图，我们通过上下各切一刀，就可以很方便地将噪声去除，0还是零，1还是一。 DSP开发工具 软硬件配合调试，需要硬件仿真器（Emulator）和软件模拟器（Simulator），它们都属于DSP开发工具。 选择开发工具是选择DSP的重要参考指标。 开发环境构成 总结 通常，在相同的指令周期和片内指令缓存条件下，DSP是MPU运算速度的4倍以上。 实时数字信号处理技术的核心和标志是数字信号处理器（DSP）。 (5)具有低开销或零(无)开销循环及跳转支持 DSP算法往往需要将大量的处理时间花费在反复执行软件中的一个小部分，例如循环上。 为此大多数DSP处理器都对高效的循环提供专门的支持，往往要提供专门的循环指令，在无须花费任何时钟周期的情况下，实现FOR－NEXT循环。即“零开销循环” （6）具有在单周期内操作的多个硬件地址产生器 在通用CPU中，数据地址的产生和数据的处理都是由ALU来完成。 在DSP处理器中则设置了专门的数据地址发生器（有的甚至设置多个数据地址发生器）来产生所需要的数据地址。 数据地址的产生与CPU的工作并行进行，从而节省了CPU的时间，提高了信号处理的速度。 （7） 可以并行执行多个操作 ADSP21160内部有多个执行单元，可以并行执行多个操作： 例如在DSP内部设有算术逻辑单元（ALU），乘法器和移位器能够并行地执行单个乘、累加指令； 甚至在AD公司的ADSP21160内部有两个完全相同的处理单元PEx和PEy，两个完全相同的ALU、乘法器、移位器和通用数据寄存器组； 上述设计目的：就是为了实现SIMD（单指令多数据模式），两个处理单元还可以同时并行执行同一条指令，而操作数不同从而使处理器的计算能力提升一倍； 这对于高速实时数字信号处理算法，无疑是一种理想的并行技术。 （8）支持流水线操作，取指、译码和执行等操  作可以并行执行 计算机在执行一条指令时，总是要经过取指、译码、取数、执行等步骤，需要若干个指令周期才能完成，流水线技术是将各指令的各个步骤重叠起来执行，而不是一条指令执行完成后，才开始执行下一条指令。 流水线技术（Pipeline） 第一条指令取指后，译码时，第二条指令取指；第一条指令取数时，第二条指令译码，第三条指令取指，······，以次类推。如下图所示： 取指 译码 取数 执行 取指 译码 取数 执行 取指 译码 取数 执行 取指 译码 取数 执行 四级流水操作图 指令1 指令2 指令3 指令4 周期1周期2 周期3 周期4 周期5周期6 周期7 周期8 指令5 取指 译码 取数 执行 * 1、首先明确动态范围的概念： 动态范围=20*log(最大的数/最小的数) 单精度浮点格式： [31] 1位符号 [30-23]8位指数 [22-00]23位小数 单精度浮点数动态范围=1667.6dB 这样大的动态范围使得我们在编程的时候几乎不必考虑乘法和累加的溢出，而如果使用定点处理器编程，对计算结果进行舍入和移位则是家常便饭，这在一定程度上会损失是精度。原因在于定点处理的信号的动态范围有限， 16位定点DSP表示整数范围为1-65536，其动态范围为20*log(65536/1)=96dB 32定点DSP，动态范围为20*log(2^32/1)=192dB,对绝大多数应用所处理的信号已经足够了。 2、对于ADC 它的转化位数决定了其动态范围，由于AD转换器的位数限制，一般输入信号的动态范围都比较小 max125： 14位，动态范围=20*log(2^14/1)=84.29db,如果只算有效位的话，低2位不算了，那么还会降低 20*log(2^12/1)=72.25db * 举例：在硬件方案设计时要考虑DSP是否需要配合FPGA或CPLD来完成逻辑控制功能，如对于电机控制来说需要对编码器反馈信号进行4倍频、鉴相和滤波，就需要配置1个FPGA或CPLD来完成上述功能，又比如说所选应用对象是递阶控制系统（上位机—下位机），那么在上下位机之间采用什么方式通讯，是通过PCI/ISA/PC104总线方式?还是通过串行通讯接口，如果通过总线方式，。是否需要在上下位机之间增加双端口存储器？形成数据交换缓冲区。是否需要电平转换，如需要选择电平转换芯片，是否需要AD转换或DA转换等等。 器件选型主要考虑选择哪家的DSP，该家DSP的哪一款，关键是在满足应用要求的情况下，尽量降低成本，当然最好是较熟悉的，用过的。 PCB图设计需要