数字电路和逻辑设计第八章.ppt

* 第八章 可编程逻辑器件 3．主要模块功能 (1) 全局布线区GRP (2) 通用逻辑块GLB (3) 输出布线区ORP (4) 输入输出单元IOC (5) 巨块的输出使能控制电路 (6) 时钟分配网络 ispLSI1016的引脚排列图如右图所示。 * 第八章 可编程逻辑器件 (1) 全局布线区GRP GRP位于两个巨块之间。除了经过各个I/O单元的输入信号由16位输入总线送至GRP之外，各GLB的输出在送往输出布线区的同时也送往GRP。GRP用大量的E2CMOS单元实现上述信号和各个GLB输入之间的灵活互连，将所有片内逻辑联系在一起，供设计者使用，设计者可以根据需要方便地实现各种复杂的逻辑功能。 * 第八章 可编程逻辑器件 (2) 通用逻辑块GLB GLB是ispLSI的基本逻辑单元，由与阵列、乘积项共享阵列、输出逻辑宏单元和控制逻辑电路组成。 * 第八章 可编程逻辑器件 与阵列：共有18个输入，经过输入缓冲器后形成每个信号的原和非，送至20个与门的输入端，通过编程可形成20个与项(又称乘积项PT)。 乘积项共享阵列：将20个与项分组送到4个或门的输入端，对4个或门的输出进行可编程“线或”后，再送到输出逻辑宏单元中的可重构触发器。 输出宏单元：有4个可重构触发器，由4个MUX分别选择GLB的4个输出O3～O0为组合输出或者寄存器输出。组合电路可有“与或”和“异或”两种方式，触发器可组态为D、T 、JK等形式。 控制逻辑电路：产生时钟、复位、数据选择控制等。 * 第八章 可编程逻辑器件 (3) 输出布线区ORP 输出布线区ORP是介于通用逻辑快GLB和输入输出单元IOC之间的可编程互连阵列。8个GLB与16个IOC共用一个ORP 。每个GLB的输出可以分别接到4个I/O单元。通过对ORP编程，可以将任何一个GLB的输出灵活地送到16个IOC中的任何一个(每个GLB有4个输出，每个输出通往4个IOC中的一个)。 特点：GLB与IOC之间没有一一对应的关系，可将对GLB的编程和对外部引脚的连接分开进行，从而可以在不改变外部引脚排列的情况下，修改芯片内部的逻辑设计。 * 第八章 可编程逻辑器件 为了减少传输延迟，提高工作速度，每个GLB的4个输出中有两个输出可以跨过ORP直接通向固定的IOC，这种方式称为旁路连接。 * 第八章 可编程逻辑器件 (4) 输入输出单元IOC 输入输出单元IOC用于将输入信号、输出信号或输入输出双向信号与具体的I/O管脚相连接形成输入、输出、三态输出的双向I/O口，具体由控制输出三态缓冲器使能端的MUX来选择。 IOC工作于输入状态：包括有输入缓冲、锁存输入及寄存器输入； IOC工作于输出状态：包括有输出缓冲、反向输出缓冲及三态输出缓冲； IOC工作于双向状态：有双向I/O及带有寄存器的双向I/O。 各种I/O组态与GLB组态相组合，可构成几十种电路方式。 * 第八章 可编程逻辑器件 (5) 巨块的输出使能控制电路 巨块内8个GLB中的与项PT19都能用作输出使能控制。8个PT19接到一个8选1输出使能数据选择器OEMUX的数据输入端，通过对三个选择输入的“熔丝”值编程，可选择其中一个PT19作为巨块内16个IOC的公共输出使能控制信号。 优点：可避免每个需要三态输出的GLB皆要产生OE信号，从而有可能正好利用某个不用作逻辑项的PT19作为巨块的公共OE，而让其他7个PT19作逻辑项使用。 (6) 时钟分配网络 GLB B0的4个输出O0～O3能分别作为用户定义的内部时钟CLK1，CLK2，IOCLK0及IOCLK1时钟，另有CLK0是外部时钟。 * 第八章 可编程逻辑器件 8.3.3 ISP器件的开发软件与设计流程 一. ISP器件的开发软件 目前，常用的ISP器件开发软件有PDS软件，Synario软件，ISP Synario System软件等。 1． PDS 软件 PDS是设计工具软件，它向用户提供基于PC机的设计输入与器件之间的映射关系。 利用PDS进行设计时可以采用逻辑描述方式或宏方式，为了简化设计过程，应尽量使用宏方式。逻辑描述方式是最基本的也是最低一级(门、触发器级)的方式。而宏(MACRO)是一组预先编好，存放在库中的逻辑方程，每个宏器件代表一个逻辑模块，在设计中可作为逻辑器件调用。宏可分为标准宏和用户宏，它们存于不同的库中。