RTL验证工具：VCS简介.pdfVIP

VCS RTL Verification VCS 数字逻辑仿真器和 VCS MX 混合HDL 语言仿真器都是Synopsys 的智能RTL 验证解决方 案的基石。VCS 是业界领先的仿真器，支持本征断言（native assertion）描述、自动测试平台 生成技术（testbench）、以及代码和断言覆盖引擎，确保智能化验证的实现。VCS 中本征代码 支持 （Native）技术确保了设计验证的效率、性能和质量，并缩短了验证周期。VCS 中的本征 代码技术实现了在单一工具中，支持可验证性设计（DFV），及 覆盖率驱动和约束的随机激励 生成。其本征对断言的支持和所包含的丰富的断言检查工具库保证了设计人员能够方便地采用 DFV 技术来查找错误和提高验证质量。 此外，断言可以作为设计要求重复利用，在Synopsys 的混合RTL 规则验证产品Magellan 中进行形式验证。 VCS 对专用集成电路（ASIC ）生产商的建模和仿真签核（Sign-off）提供了支持。 VCS 对统一的设计和验证语言标准 SystemVerilog 提供支持。SystemVerilog 增强了设计人员的 能力，加快了验证速度并提高了验证的质量。 对于要求在RTL 环境中使用SystemC 模型进行验证的设计团队，VCS 提供了支持 OSC