65 nm FPGA中基于位宽选择高速Block RAM设计.pdf

第 54卷 第 1期 复 旦 学 报 (自然科学版) Vo1．54No．1 2015年 2月 JournalofFudanUniversity (NaturalScience) Feb．2015 文章编号：0427—7104(2015)01—0085—06 65llmFPGA中基于位宽选择的高速 BlockRAM 设计 陈 丹，王 健，张昕睿，来金梅 (复旦大学 专用集成电路与系统国家重点实验室，上海 201203) 摘 要：针对高性能现场可编程门阵列(FPGA)应用中数据存储交换的高速、多种位宽配置需求，本文设计了一 种基于数据位宽可调整的高速BlockRAM，并将其嵌入 自主研发的FPGA芯片中．在该 FDP15芯片中，Block RAM采用 65nm的1P10M层金属，核电压 1．2VCMOS工艺技术，可以实现 1bitX16k，2bits×8k，4bits×4k 不带校验位和 9bits×2k，18bits×lk，36bits×512带有校验位的 6种位宽选择模式 ，3种写入模式的双端 口独 立工作．文中针对位宽配置选择功能提出了一种单元可重复的电路结构，同时采用模拟位线延迟反馈机制实现 了BlockRAM较高的工作频率．流片测试的结果表明BlockRAM 可以实现真正的双端 口独立工作，其 6种位 宽模式和 3种写入模式功能正确，开关参数延迟可以达到 2．25rls，与Xilinx同等功能、规模的芯片 Virtex-4中 内嵌BlockRAM相 比，性能接近． 关键词：现场可编程 门阵列；块随机存储器；位宽可配置；延迟反馈 中图分类号：TN432 文献标志码：A 现场可编程门阵列 (FieldProgrammableGateArray，FPGA)是一种可重新编程的集成芯片，动态重 构使用预建的逻辑块和布线资源，用户可以很轻易地实现 自定义硬件功能，有效地节约开发周期和成本， 这些优点使得其在通信、自动化和计算领域等有很广泛的应用．一般来说，FPGA芯片中的主要组成部分 包括 ：可配置逻辑块 (ConfigurableLogicBlock，CLB)，输入输 出单元 (input／outputcel1)和互连资 源[1]，而有些FPGA芯片中还包含一些内嵌的IP核，例如随机存取存储器 (RandomAccessMemory， RAM)等，这些随机块存储器(BlockRAM)被集成在 CLB阵列周围，抗干扰能力强、具有灵活的可配置 性，通过与CLBs进行合适的配置，来实现更高的存储密度，充分利用FPGA芯片资源，而且比片外RAM 的存取速度快好几倍_l3． FPGA 中内嵌存储器模块 目前 已经广泛应用于大容量的数据存储和数据交互方面，例如国际知名的 FPGA供应商Xilinx和Altera均在其各个系列的FPGA中集成了BlockRAM_4]，BlockRAM 向着大容 量、低功耗和高性能的方向发展．对于BlockRAM 本身 IP核的设计，在容量确定的前提下，能否实现较 高的工作频率则作为判断其性能的一个重要指标．而RAM作为时序电路，其时序的控带I』和优化对其本身 性能有至关重要的作用． 与传统单芯片设计不同，FPGA 中内嵌存储器为了适应更多应用需求一般可以配置成多种 比特 (bit)位宽模式，但是这种功能的引入会增加关键路径 的延迟 ，造成速度的降低 ；同时 由于 Block RAM 的时序电路特性，各个功能模块的协同工作严重依赖于一个 良好的时序控制，如果时序配置 不合理，会对性能造成很大的影响．文献[6]中存储位宽配置采用了地址译码查找表的模式 由地址 译码电路产生内部控制信号来选择位线上的数据，并通过传输管逻辑输出到数据端口．这种电路结 构要实现的位宽选择种类越多，其所需的控制信号越多，在物理层面上走线也越复杂，同时，该种传 输管逻辑由于工艺的不稳定性会造成中间结点信号的不完整，数据延迟也会比较大．此外，文献[7] 对整个时序的配置采用了一种固定延迟的方法，采用最坏情况下延迟链作为各个模块的时序控制， 收稿 日期：2014—03—27 基金项 目：国家高技术研究发展计划资助项 目(2012AA012001)