清华大学-微机原理09-2.pptVIP

第5章 8086总线时序和系统总线 MN/MX引脚接地，8086CPU工作在最大模式下，系统中可以接入协处理器8087或8089。在最大模式下8086有8个控制信号被重新定义。 S2,S1,S0总线周期状态信号 输出，三个信号组合产生系统控制信号，这些信号由总线控制器8288译码产生响应的控制信号。 LOCK：总线封锁信号：三态，输出，低电平有效。有效时禁止其他部件占用总线。 RQ/GT0,RQ/GT1总线请求/总线允许信号：双向，低电平有效。有两个总线请求与总线响应信号，支持多处理器工作。 QS1,QS0 指令队列状态信号：输出，两个信号组合指示指令队列状态。 最小模式下计算机总线图 在系统设计中有时也做如下处理： 最大模式与最小模式在总线部件配置上最主要的差别就是总线控制器8288。 系统因包含多个处理器，需要解决主处理器和协处理器之间的协调工作以及对总线的共享控制等问题。为此，最大模式系统中要采用8288总线控制器。 系统的许多控制信号不再由8086直接发出，而是由总线控制器8288对8086发出的控制信号进行变换和组合，以得到系统各种总线控制信号。 8086最大模式系统的其他组件，例如，协处理器8087或8089，总线仲裁器8289，中断控制器8259，存储器，I/O接口等根据实际系统的需要选配，目的是支持多总线结构，形成一个多处理器系统。 时钟发生器8284及系统时钟电路 （一）时钟发生器8284 1、内部电路 说明： 时钟信号产生 内部震荡器X1,X2，外接晶体即可震荡。 外时钟输入端EFI。 时钟选择端F/C，为高选择外时钟，为低选择内时钟。 OSC:内部时钟同频信号。 PCLK:输入时钟6分频信号，占空比1/2。 CLK:输入时钟3分频信号，占空比为1/3。8086时钟。 CSYNC:外部时钟的同频信号。使用内部时钟时，CSYNC接地。 说明： 微型计算机系统内的所有操作都要按统一的时钟节拍进行。 8086的总线操作包括：存储器的读/写操作、I/O端口的输入/输出操作、中断响应操作、总线请求和响应操作等。 每项总线操作都需要一定的时间，称之为总线周期。 典型的总线周期由4个时钟周期（或称T状态）构成。 不同的总线操作需要不同的总线信号，而“总线时序”则是对这些信号的变化进行时间顺序的描述。 1、最小模式下 存储器读周期 时序图 说明: 在T3上升沿检测READY为低电平，则下一个T状态为TW，其上升沿检测READY为高电平，则下一个为T4。 插入一个TW的RD有效时间为3T=630ns。 说明： 由连续两次中断响应信号组成，第一个信号表示CPU已经响应中断请求，第二个信号驱动I/O接口电路将中断识别代码（中断类型码）通过低8位数据总线送给CPU。 两个信号之间不响应其它中断请求和总线请求，如果在最大工作模式，LOCK引脚在两个信号之间处于有效状态。 总线控制器8288 引脚信号及控制逻辑 1、总线控制器8288 8288根据8086CPU在最大模式下要执行操作的状态信号建立控制时序。 内部结构 8288引脚图 2、最大模式下系统总线连接图 3、最大模式下系统总线连接说明（1）8086的S0,S1, S2连接8288，由8288译码产生总线控制信号。 MEMR:存储器读信号； MEMW:存储器写信号； IOR: I/O读信号； IOW: I/O写信号； INTA: 中断响应信号 说明： （1）DT/R为高电平。 （2）AD15~AD0输出地址后，紧接着输出数据，T4上升沿浮空。 （3）T1下降沿输出写信号。 3、最小模式下存储器写周期 说明 与存储器读周期的区别是M/IO为低电平，其余均相同。 4、最小模式下I/O读时序 T1 T2 T3 T4 Ti Ti T1 T2 T3 T4 CLK INTA LOCK 数据 AD0~AD7 5、中断响应总线周期 8086CPU为了要与存储器及I/O端口交换数据，需要执行一个总线周期，即完成一次总线操作。 依照数据传输的方向，总线操作分为总线读操作和总线写操作。 总线读操作指CPU从存储器或I/O端口读取数据 总线写操作指CPU将数据写入存储器或I/O端口 一个基本的读/写周期包括4个T状态，即T1、T2、T3、T4。 在存储器和外设速度较慢时，要在T3之后插入一个或几个等待周期Tw，以使其在数据传送时能与CPU同步。 当CPU不执行总线周期时，总线接口部件不与总线打交道，进入总线空闲周期。此时，CPU内部指令队列已满，且EU单元正在进行有效的内部操作。所以说，总线空操作是总线接口部件对执行部件的等待状态。 总线空闲周期由一系列T1构成，基本维持前一总线周期