【2017年整理】EDA实验指导书.doc

FPGA实验指导书 天津大学仁爱学院 目 录 实验一 LED实验 （验证性实验） 实验二 LED点阵实验 （综合性实验） 3. 实验三 LCD显示实验 （设计性实验） 实验一：LED实验 一、实验目的 熟悉ISE8.2开发环境，掌握工程的生成方法； 熟悉SEED-XDTK_V4实验环境； 二、实验内容 创建工程； 添加HDL资源文件； 配置一个应用程序完成设计。 三、实验准备 通过口下载电缆将计算机口及SEED-FEM025板的J9 连接好； 启动计算机，打开SEED-XDTK_V4实验箱电源开关。观察SEED-FEM025板上的＋5V（D11）的电源指示灯是否均亮。若有不亮的，请断开电源，检查电源。 四、实验步骤 创建工程 双击桌面Xilinx ISE8.2快捷方式打开ISE工程管理器（Project Navigator）； 打开Project Navigator后，选择File → New Project，弹出新建工程对话框； 在工程路径中单击“…”按钮，将工程指定到如下目录D: \02. V4_lab，单击确定； 在工程名称中输入led，点击Next按钮，如图1.1所示； 图1.1 弹出器件特性对话框。器件族类型（Device Family）选择“Virtex4”，器件型号（Device）选“XC4VSX25 FF668 -10”，综合工具（Synthesis Tool）选“XST (VHDL/Verilog)”，仿真器（Simulator）选“ISE Simulator”，如图1.2； 图1.2 单击Next按钮，弹出创建新资源（Create New Soure）对话框，可以使用这个对话框来创建新的HDL资源文件，或者也可以创建工程后，新建HDL资源文件，如图1.3； 图1.3 单击Next按钮，弹出添加存在资源对话框；可以使用这个对话框来添加已经存在的HDL资源文件，或者也可以创建工程后，添加HDL资源文件；在本实验中我们采用创建工程后，添加HDL资源文件的方式，如图1.4； 图1.4 单击Next按钮，将弹出工程建立完成对话框，单击finish按钮完成工程建立流程； 观察工程资源管理窗口，将会看到工程已经建立成功如图1.5。 图1.5 添加HDL资源文件 选择Project → Add Source命令，弹出的文件添加对话框；或者右键单击Sources中的led弹出的文件添加对话框，如图1.6 图1.6 在弹出的对话框中将文件添加路径指向D:\02.V4_lab.2\led文件夹下，选择led.v文件，单击Open按钮，如图1.7； 图1.7 在弹出的对话框框中单击OK，如图1.8； 图1.8 单击OK按钮。资源文件添加完成如图1.9。 图1.9 设计实现 在工程的资源操作窗（Processes），双击Implement Design； 如图1.10 图1.10 当设计实现（Implement Design）运行的过程中，展开设计实现命令（Implement Design），会看到实现过程中，首先是进行综合（Synthesis），然后才依次完成实现的步骤。 管脚约束实现与重新实现 工程的Sources窗口，右键单击Sources中的led.v文件，弹出的文件添加对话框，如图1.11； 图1.11 添加led.ucf文件，顺序与上述添加HDL资源文件相类似如图1.12-1.14； 图1.12 鼠标左键单击“打开（）” 图1.13 鼠标左键单击“OK” 图1.14 鼠标左键单击“led左侧＋” 在Processes窗口，扩展User Constraints并双击Assign Package Pins打开PACE，如图1.15；注意在PACE能启动之前必须先进行综合。 图1.15 在PACE中浏览Design Object List－I/O Pins窗口，可看到所列的信号名称和信号方向是Output还是Input。在Loc栏里每个信号对应的FPGA的管脚。信号连接如下，在FPGA的管脚分配需查看原理图，如图1.16； CLK_IN： 管脚编号为AF12 LED_DATA[0]： 管脚编号为AD20 其余管脚在此就不一一列出了。 图1.16 在所有信号链接完成后，然后选择保存文件，如图1.17箭头所示位置； 图1.17 在Device Architecture窗口放大直到可以看清每个管脚；如图1.18； 注意：图中粉红色彩条说明管脚在同一个bank中。单击每个蓝色