第3章+TMS320C54x硬件系统设计.ppt

第3章 TMS320C54x硬件系统设计 3.1 TMS320C54x硬件组成部分 3.2 TMS320C54x的时钟及复位电路设计 3.3 供电系统设计 3.4 外部存储器和I/O扩展设计 3.5 A/D和D/A接口设计 3.6 3.3V和5V混合逻辑设计 3.7 JTAG在线仿真调试接口电路设计 3.1 TMS320C54x硬件组成部分 引脚(144) 按功能分为： 电源引脚 时钟引脚 控制引脚：用来产生和接收外部器件的各种控制信号 地址引脚：用来寻址外部程序空间、外部数据空间和片外I/O空间 数据引脚：用于在处理器、外部数据存储器、程序存储器和I/O器件之间进行16位数据并行传输 外部中断引脚 通信端口引脚 通用I/O引脚 电源引脚 3.2 TMS320C54x的时钟及复位电路设计 3.2.1 时钟电路 1. 时钟信号的产生 两种方法：一是使用外部时钟源的时钟信号。外部时钟源可以采用频率稳定的晶体振荡器，使用方便，价格便宜，因而得到广泛应用。 二是利用DSP芯片内部的振荡器构成时钟电路。 注意：软件复位RESET影响ST0和ST1寄存器，INTM位被置为1用以禁止可屏蔽中断，但是不会影响PMST寄存器。 复位电路 1.RC复位电路P102 利用RC电路的延迟特性给出复位需要的低电平时间。在上电瞬间，由于电容C上的电压不能突变，所以通过电阻R进行充电，充电时间由RC的乘积值决定。 RC复位电路 能够保证系统正常复位。 但其功耗较大，可靠性差。 电源出现瞬态降落时，响应速度较慢，无法产生符合要求的脉冲。 另外电阻、电容受工作环境特别是温度的影响较大。 DSP系统的时钟频率较高，在运行中极易产生干扰和被干扰。 3.3 供电系统设计 3.4 外部存储器和I/O扩展设计 扩展的原因： 对于数据运算量和存储容量要求较高的系统，在应用DSP芯片作为核心器件时,由于芯片自身的内存和I/O资源有限，往往需要存储器和I/O的扩展。 此外，片内ROM通常不可写，在出厂时固化； 而RAM掉电丢失，因此想要脱离仿真器后上电就可以运行程序，必须外扩存储器。 3.4.2外扩程序存储器 ’C54x程序地址总线为16～23条，根据不同的芯片配置的地址总线数不同。数据总线16条，可以与16条数据总线的各种程序存储器连接。 3.4.3 I/O(输入输出接口)扩展电路 由于TMS320C54x的片内通用I/O资源有限，而实际应用中，很多情况需要通过输入输出接口完成外设与DSP的联系，因此一个电子系统中往往要进行I/O口的扩展，下面以常用I/O输入设备键盘和I/O输出设备显示器为例，介绍如何实现TMS320C54x的I/O口扩展设计。 TMS320C5402芯片和液晶模块TCM-A0902的接口设计 ⒉ 键盘接口电路设计 TMS320VC5402与TLC320AD50的接口电路设计 TLC320AD50提供了高分辨率的A/D和D/A转换。 TLC320AD50可以通过同步串口与DSP相连接。 3.6 3.3V和5V混合逻辑设计 在设计DSP系统时，如果能采用3.3V芯片设计当然最好，但实际中往往存在混合设计，在一个系统中同时存在3.3V和5V系列芯片，让两种电压芯片的输入输出直接相连是不行的，因为5V的芯片虽然可以承受3.3V的电压，但是会造成电平逻辑混乱；3.3V的芯片更是不能承受5V的电压。所以在有5V和3.3V芯片共存的系统中就存在一个混合逻辑设计（电平转换芯片）的问题。 表3-7 5V TTL、CMOS和3.3V逻辑电平参考数据 3.7 JTAG 在线仿真调试接口电路设计 综合扩展应用 若同时扩展程序存储器、数据存储器和I/O时，’C54x的控制逻辑必须考虑信号的时序和电平的配合。 扩展示意图 ’C54x AB15~0 PS MSTRB R/ W DS IS IOSTRB DB15~0 DATA CS2 D WE CS1 A OE PGM A D CS1 CS2 OE I/O CS1 D CS2 WE A OE ’C5402存储器、显示器和键盘连接图 ’C5402 DB RS R/W IOSTRB IS AB DS PS ICSI64LV16 I/O15~I/O0 A15~A0 WE CE UB LB OE TCM-A0902 DB7~DB0 RESET RD WR CS A0 ≥1 HC573 OE Q1 Q2 LE Q3