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【2017年整理】四VHDL硬件描述语言
4.1 VHDL概述
4.2 VHDL语言基础知识
4.3 VHDL的基本语句
4.4 VHDL的子程序;4.1 VHDL概述 ;4.1 VHDL概述 ;4.1 VHDL概述 ;4.1 VHDL概述 ;4.1 VHDL概述 ;4.1 VHDL概述 ;4.1 VHDL概述 ;4.2 VHDL语言基础知识;4.2 VHDL语言基础知识; 实体和结构体是VHDL设计文件的两个基本组成部分。
实体描述设计系统的外部接口信号.
结构体用于描述系统的行为、系统数据的流程或者系统组织结构形式（即系统的内部电路）。
配置用于从库中选取所需元件安装到设计单元的实体中。
包集合存放各设计模块能共享的数据类型、常数、子程序等。
库用于存放已编译的实体、结构体、包集合和配置。;LIBRARY 库名; －－库
USE 库名.程序包名.; －－程序包
ENTITY 实体名 IS －－实体
PORT(……);
END 实体名;
ARCHITECTURE 结构体名 OF 实体名－－结构体
（………）
END 结构体名; ;VHDL源程序基本格式举例：;4.2 VHDL语言基础知识;1、实体; PORT ( 端口名 : 端口模式 数据类型 ;
{ 端口名 : 端口模式 数据类型} ) ;; IN 输入，信号只能自端口到实体
OUT 输出，信号只能自实体到端口
INOUT 双向，信号既可输入又可输出
BUFFER 缓冲，信号自实体输出，又有 内部反馈;Out与Buffer的区别;4.2 VHDL语言基础知识;2、结构体;4.2 VHDL语言基础知识;ARCHITECTURE one OF mux21a IS
BEGIN
y = a WHEN s = 0 ELSE
b ;
END one ;;ENTITY mux21a IS
PORT( a, b : IN BIT ;
s : IN BIT;
y : OUT BIT ) ;
END mux21a ;
ARCHITECTURE one OF mux21a IS
BEGIN
y = a WHEN s = 0 ELSE
b ;
END one ;;[例4.3] 八选一数据选择器;4.2 VHDL语言基础知识;4.2 VHDL语言基础知识;4.2 VHDL语言基础知识;3、配置;4.2 VHDL语言基础知识;4.2 VHDL语言基础知识;ARGHTECTURE dataflow OF comp4 IS
BEGIN
y = ＇1＇ WHEN (a=b) ELSE ＇0＇；
END dataflow；
ARCHITECTURE structural OF comp4 IS
COMPONENT xnor2
PORT (in1,in2: IN STD_LOGIC；
out: OUT STD_LOGIC)；
END COMPONENT；
COMPONENT and4
PORT (in1,in2,in3,in4: IN STD_LOGIC；
out: OUT STD_LOGIC)；
END COMPONENT；
SIGNAL s: STD_LOGIC(0 TO 3)；
BEGIN
u0: xnor2 PORT MAP (a(0), b(0), s(0))；
u1: xnor2 PORT MAP (a(1), b(1), s(1))；
u2: xnor2 PORT MAP (a(2), b(2), s(2))；
u3: xnor2 PORT MAP (a(3), b(3), s(3))；
u4: and4 PORT MAP (s(0), s(1), s(2), s(3),y)；
END structural；
CONFIGUATION
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