第1章 概述试卷.pptVIP

缓冲输出和非缓冲输出 （四）缓冲输出与非缓冲输出 缓冲输出 驱动能力强，如果一个芯片是缓冲输出，那么输出拉电流可达15mA，灌电流可达20mA。 74LS244三态门内部电路 缓冲输出与非缓冲输出 非缓冲输出 非缓冲输出驱动能力较弱（拉电流能力很弱，灌电流能力较强），如果一个芯片是非缓冲输出，那么输出拉电流一般为400微安，灌电流可达8mA。 74LS04逻辑图和内部电路图 缓冲输出与非缓冲输出 举例说明 缓冲输出带载能力 输入为1时，LED能被点亮 缓冲输出拉电流能力强 输入为0时，LED能被点亮 缓冲输出灌电流能力强 非缓冲输出带载能力 输入为0时，LED不能被点亮 非缓冲输出拉电流能力弱 输入为1时，LED能被点亮 非缓冲输出灌电流能力较强 锁存器 锁存器 （一）D触发器 1) 电平锁存 2) 上升沿锁存 3) 带异步清0的上升沿锁存 74LS74内部电路 74LS273 （二）具有异步清零的TTL上升沿锁存器－74LS273 当CLK上升沿到来时，将输入端的数据D0～D7锁存到输出端Q0～Q7，当CLR为低电平时将锁存器输出清零。 74LS373 （三）具有缓冲输出的TTL低电平锁存器 －74LS373，INTEL8282 OE为低电平时，输出三态门打开 LE为高电平，Q7～Q0跟随D7～D0 LE为低电平，数据锁存 OE为高电平时，输出Q7～Q0为三态 分时传送原理 分时传送原理说明： 要将信息A传送给锁存器C，应使TA?CLKC有效，即一个负脉冲，并且TB和CLKD保持无效状态。 要将信息B传送给锁存器D，应使TB?CLKD有效，即一个负脉冲，并且TA和CLKC保持无效状态。 可以将A传给D，也可以将B传给C。 CLKC和CLKD可以同时有效，但TA和TB不能同时有效。 计算机总线 为减少计算机内部元件之间的连线，微机内采用总线结构，即各 部件（元件）共用一组数据线，各器件之间的信息传送分时进行。 三态门和D触发器的应用 四 三态门和D触发器在总线中的应用 三态门（缓冲器）：功率放大，增加驱动，用作数据输入时的缓冲 D触发器（锁存器）：信号保持，用作信息输出时的锁存 多个器件接入总线时，一定要使用三态电路 当需要使用总线的时候打开三态门，进行信息传递 当不需要使用总线时，关闭三态门，使之处于高阻状态，而不影响其他器件使用总线 与逻辑 五 逻辑符号表示 （一）与逻辑 “与”输入同时有效，输出有效 小圆圈为状态符号，可加在输出端，也可加在输入端 1）有状态符号表示低电平有效 2）无状态符号表示高电平有效 或逻辑和传输门 （二）或逻辑 （三）传输门 “或”输入任一有效，输出有效 为了分析电路方便，我们用o表示低电平有效或是反相输出，用上划线表示是低电平或低电平有效。 在分析引脚的组合关系时，一般取逻辑值再进行与、或、非等运算，用得到的逻辑值来表示组合关系，或者再根据o或上划线得到电平值。 逻辑符号的选用 （四）逻辑符号的选用 选用逻辑符号以直接方式为原则。 例1：一个集成电路芯片，片选端CS为低电平选中。有两个 信号L1和L2，要求二者均为低电平时才选中该片，画 出该电路的逻辑图。 计算机内的总线连接 计算机内的总线连接 为减少计算机内各部件之间的连线，采用总线结构，使各部件共用一组数据线。 输出数据到总线的部件，一定要使用三态电路作缓冲 需输出数据时，打开三态门，占用总线，传输信息 不输出时，关闭三态门，使输出处于高阻状态，让出总线，不影响其它部件使用总线 从总线输入数据的部件，常采用D触发器锁存总线数据 常用总线技术 时分技术：计算机内各部件之间的信息传送分时进行 频分技术：CATV 有线电视，分频复用 总线的分类（按位置分） 一个计算机系统包含多种类型总线，按所处位置可分为： 1. 内部总线 位于CPU芯片内，用于连接片内各功能部件的总线 内部总线的对外引线叫做CPU总线 2. 局部总线 位于主机板上，用于连接主机板上各个主要部件，并通过扩展槽连接各种适配器（显卡、网卡、声卡） 常见的有ISA、EISA、PCI总线 ISA — Industry Standard Architecture EISA — Extension Industry Standard Architecture PCI — Peripheral Component Interconnect 3. 系统总线 位于机箱底板，多个CPU插件板以此互相连接 在PC机中，一般不用，常见的有MULTIBUS、VME等 总线的分类（按位置分） 4. 外部总线 是微机与外部设备之间或几个