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帧存储器控制单元的设计 帧存储器控制单元是数字扫描变换的基本组成部分，它是正确实现坐标转换的保证。帧控单元的操作对象是帧存储器，通过它的控制按扇形方式写入存储器，而按水平方式读出存储器，实现每一空间采样点地址由极坐标向直角坐标的转换。帧控单元主要由像素地址逻辑单元、读出地址发生器、地址选择单元、冻结单元、数据禁止发生器等构成。帧控电路的设计思想是用累加的方法实现地址转换。 4.1 像素地址逻辑单元 本部分由、寄存单元，、累加器和、写地址计数器构成。它是为了实现（2.9）和（2.10）式而设计的。与A/D变换器在扇形区域每次进行二维数据采样的同时，像素地址逻辑单元就要求同步地提供与此点相对应的直角坐标系中的地址、信号幅度量化值及相对应的地址值一同送到图像存储器，在写操作时同步地存入存储器中。 读地址产生单元 因为像素在写入帧存储器时经过坐标变换已经符合电视扫描格式了，因此读地址发生电路相对就较为简单。读地址发生器包括：X读地址计数器，Y地址计数器和两个JK触发器。帧存的输出最终是要送到标准电视设备上进行显示的，因此帧存储器的读地址就必须与电视信号同步，同时也要满足帧存储器的具体要求。在这里我们把X读地址计数器定为电视列地址计数器，把Y读地址计数器定为电视扫描行地址计数器，由帧存的结构即写入时地址所决定，帧存储器一次读出16个点，所以512/16=32，即帧存储器只需读32次即可完成读出一行数据的任务，故X地址计数器由五位地址线组成。而图像的行数为512，所以需要9位二进制地址信息，为了与电视扫描同步，Y地址计数器采用电视行消隐信号作为Y地址计数器的计数时钟，Y地址计数器是由8位计数器构成的。行地址的最高位加入了场指示信号是由电视的隔行扫描所要求的，当场同步信号为低电平时是偶数场扫描，高电平时是奇数场扫描。 4.3 地址选择单元 由于所选用的帧存储器容量为16K*4bit，本应有14条地址线，而实际上该种芯片只有七根地址线，要确定一个选择单元把14位地址信息分为两组，每组七位分别作为存储单元的行地址和列地址并在行列选择信号的控制下分时送入存储器的行列地址锁存器，从而选定一个存储单元。这样在七根地址线上某一时刻可以是行地址也可以是列地址，又因为帧存储器在一个存储周期内既有读操作又有写操作，它也需要一个读写地址选择器。综合以上，需要一个总的地址选择器对四种地址进行选择，一次只准一个地址送入存储器，在读写控制信号和行列选择信号控制下完成存储器的读写操作。行列地址选择单元如下图所示： 写 读 行 列 行 列 AYW21 AYW01 AFR71 OFA0 AYW11 AYW81 AFR61 AFRD1 AXW81 AYW71 AFR41 AFRC1 AXW71 AYW61 AFR31 AFRB1 AXW61 AYW51 AFR21 AFRA1 AXW51 AYW41 AFR11 AFR91 AXW41 AYW31 AFR01 AFR81 X写地址的低四位AXW31~AXW01送入两片3/8译码器中，产生16个译码状态输出去选择16片RAM芯片。 4.4 冻结控制单元 图4—8为帧存储器片选信号控制电原理图，冻结控制是在这一部分完成的。 从图中可以看出，X写地址计数器的低四位AXW31~AXW01被送到地址译码器产生16个片选信号，分别表示为WE00，WE10，WEF0。译码器的使能端是受到写使能、写使能门信号和冻结控制信号综合控制的。 当冻结控制信号CRBSY为“1”时，写使能门信号WEFB1为高电平时（即为存储器写周期），与门U3的输出为高电平，释放了对非门U2的封锁，写使能信号WREN0经过反相后送到与非门U4的输出端，当写使能信号为低电平时，U4的输出为低电平，译码器开始工作，译出16个片选信号控制帧存写操作。当写使能门信号WEFB1为低电平即帧存读周期时，则U3的输出为低电平，它封锁了写使能信号并使U4输出高电平，此时译码器停止工作，译码器全部输出为高电平，即16片存储器全部处于读数据状态，从而实现了一次读出16个象素点的操作。若冻结信号CRBSY处于低电平时，则U3的输出始终为低电平，U4输出为高电平，译码器输出总为高电平，存储器处于只读状态，新的信息不能写入存储器，从而实现了图像冻结功能。 4.5 写数据禁止发生单元 存储器的矩阵大小为512*512，每一矢径的采样点也为512，这