【2017年整理】3高速实时数据采集技术.pptVIP

3 高速实时数据采集技术 ;3.1 ADC器件主要性能指标;3、无杂散动态范围（SFDR） 信号功率与最大杂散分量功率之比。它反映的是ADC输入端存在大信号时，能辨别有用小信号的能力。 4、孔径抖动 孔径不确定性是噪声调制采样时钟的结果。孔径抖动造成非均匀采样，引起误差。 采样时钟抖动取决于提供时钟的振荡器的频谱纯度。在带通采样中更为重要。 ①内部采样保持电路或带锁存比较器取样时，样本时间延迟的变化； ②采样时钟本身上升、下降沿触发抖动。 5、非线性误差（微分和积分非线性Differential，Integral Non-Linearity） 理论转换值与其实际特性之间的差别。; 3.2.1 并行转换结构 早期的高速ADC器件，大多采用此结构，采用以空间换时间的策略。目前的超高速转换电路仍用这种结构。在100 MHz以上速度的 ADC转换器中，恐怕只能采用并行比较方式，要使速度更高，还得采用几个并行结构交叉工作方式，以空间换取时间。 并行比较的方式下精度（分辨率）不可能很高，因为并行结构的比较器数是按2N的方式增长，做到10位后就很难再高了。另一个缺点是加重了输入级负载，因而有的采用加输入缓冲器隔离来避免这个缺点。但随着分辨率提高，输入缓冲器以2N方式增加也是很困难的。并行比较还有功耗大的缺点，这也限制了它的位数的增加。; 3.2.2 流水线型结构 流水线型结构也称串并行（Sub-Range）结构。 比如12位10MHz的ADC转换器，它的4级流水分别是3位、4位、4位、4位，前面每一级都产生一个冗余位，用于误差校正，这样可保证它的12位分辨率。由于引入了流水线工作模式，有3个周期的流水迟延，即所加模拟信号转换出的数据要在3个时钟周期后才能读出。这在一般连续工作方式下不会产生太大的问题，但对某些特殊应用场合还应引起注意。 流水线结构带来的优点是，它能兼顾速度与分辨率，同时对降低功耗、减小输入级负载也都有好处。采用流水线结构都应有数字误差补偿技术以保证转换的正确性。 一般100MHz以下采用此结构，但有例外如AD9054（200 MHz，8bit）采用两级流水 。; 3.2.3 分路转换结构 高速ADC的另一并行特征是分路采集、分路输出：即采用多路较低速的ADC芯片分路采样，合成为高速采样的效果。而多片ADC并行又包括时间并行和幅度并行两种方式。多片ADC并行可以降低对每一片ADC芯片的性能要求，但增加了设备量和控制的复杂性，同时由于系统时钟在多片ADC之间可能会发生抖动。因此需要采用非均匀采样的理论对转换的效果进行分析。在超高速应用的场合，一般采用的是单片ADC变换的结构。 高速ADC器件要设法与外部逻辑电路相匹配。超过100MHz速度的器件一般都采用ECL逻辑，现在采用LVDS电平。在速度更高的时候，还采用双通输出（如 AD9054）以降低对外部逻辑电路的要求。; 要实现高速转换，输入级的频响还非常重要，通常要求输入缓冲级频响应高于转换速度。例如 MAX101，它的跟踪／保持放大器带宽达 1.2 GHz，孔径时间为1.2 ps。在 AD9054中，跟踪／保持级的前面还插入输入缓冲级以降低对外部输入放大器的要求。 高速ADC的器件封装结构都安排得比较便于电路板设计。高速器件通常都要求有良好的接地与去耦。同时器件内部的模拟电源、数字电源、模拟地、数字地都是分离的，这有利于减少数字部分对模拟部分的干扰。配合这种结构，在管脚安排上，一般都采取模拟部分与数字部分分开的方式。集中模拟部分的模拟输入、模拟电源、模拟地在器件的一例或一端，而数字部分的时钟、控制端口、输出数据被安排在另一侧或另一端。这样，在设计电路PCB板时十分方便。 ; 3.3.1 信号联线 微波传输线在数百兆赫兹的频率上，信号联线已经不能看作是零电阻、零电抗的理想联线；信号线上的电阻、电抗可能会引起以下问题： （a）信号延迟：通常每英尺信号延迟2ns左右，已经可与门延迟相比；（b）信号反射：可造成逻辑误翻转；（c）信号线间的串扰：相邻信号线的干扰，可造成误翻转；（d）电路噪声：可影响ADC精度。 解决以上问题可以采用微波传输线的理论分析超高速信号联线；它可以控制传输延迟，消除反射，减小串扰、噪声。为正确采用微波传输线作为信号联线，应采用EDA软件，它可以仿真信号线的延迟、反射、串扰、噪声，为高速实时系统设计提供保障。