时序及相关概念.docx

时序及相关概念以下我把时序分为两部分，只是为了下文介绍起来作为归类，非官方分类方法。第一时序：CL-tRCD-tRP-tRAS-CR，就是我们常说的5个主要时序。第二时序：（包含所有XMP时序）在讲时序之前，我想先让大家明白一些概念。内存时钟信号是方波，DDR内存在时钟信号上升和下降时各进行一次数据传输，所以会有等效两倍传输率的关系。例如DDR3-1333的实际工作频率是666.7MHz，每秒传输数据666.7*2=1333百万次，即1333MT/s，也就是我们说的等效频率1333MHz，再由每条内存位宽是64bit，那么它的带宽就是：1333MT/s*64bit/8（8bit是一字节）=10667MB/s。所谓时序，就是内存的时钟周期数值，脉冲信号经过上升再下降，到下一次上升之前叫做一个时钟周期，随着内存频率提升，这个周期会变短。例如CL9的意思就是CL这个操作的时间是9个时钟周期。另外还要搞清楚一些基本术语：Cell：颗粒中的一个数据存储单元叫做一个Cell，由一个电容和一个N沟道MOSFET组成。Bank：8bit的内存颗粒，一个颗粒叫做一个bank，4bit的颗粒，正反两个颗粒合起来叫做一个bank。一根内存是64bit，如果是单面就是8个8bit颗粒，如果是双面，那就是16个4bit的颗粒分别在两面，不算ECC颗粒。Rank：内存PCB的一面所有颗粒叫做一个rank，目前在Unbuffered台式机内存上，通常一面是8个颗粒，所以单面内存就是1个rank，8个bank，双面内存就是2个rank，8个bank。Bank与rank的定义是SPD信息的一部分，在AIDA64中SPD一栏可以看到。DIMM：指一条可传输64bit数据的内存PCB，也就是内存颗粒的载体，算上ECC芯片，一条DIMM PCB最多可以容纳18个芯片。第一时序CAS Latency（CL）：CAS即Column Address Strobe，列地址信号，它定义了在读取命令发出后到数据读出到IO接口的间隔时间。由于CAS在几乎所有的内存读取操作中都会生效（除非是读取到同一行地址中连续的数据，4bit颗粒直接读取间隔3个地址，8bit颗粒直接读取间隔7个地址，这时候CAS不生效），因此它是对内存读取性能影响最强的。如下图，蓝色的Read表示读取命令，绿色的方块表示数据读出IO，中间间隔的时间就是CL。已知CL时钟周期值CAS，我们可以使用以下公式来计算实际延迟时间tCAS：tCAS（ns）=（CAS*2000）/内存等效频率例如，DDR3-1333 CL9内存实际CAS延迟时间=（9*2000）/1333=13.50 ns或者反过来算，假如已知你的内存可以在7.5ns延迟下稳定工作，并且你想要DDR3-2000的频率，那么你可以把CL值设为8T（实际上8ns，大于7.5ns即可），如果你想要DDR3-1600的频率，那么你的CL值可以设到6T（实际7.5ns）。这个公式对于所有用时钟周期表示延迟的内存时序都可以用。说到这个公式，我想顺便说说大家对频率和时序的纠结问题。首先来回顾一下DDR一代到三代的一些典型的JEDEC规范，并按照上边那个公式算一下它的CL延迟时间：DDR-400 3-3-3-8：（3*2000）/400=15 nsDDR2-800 6-6-6-18：（6*2000）/800=15 nsDDR3-1333 9-9-9-24：刚才算了是13.5 ns再来看看每一代的超频内存的最佳表现（平民级，非世界纪录）：DDR1 Winbond BH-5 DDR-500 CL1.5：（1.5*2000）/500=6 nsDDR2 Micron D9GMH DDR2-1400 CL4：（4*2000）/1400=5.71 nsDDR3 PSC A3G-A DDR3-2133 CL6：（6*2000）/2133=5.63 ns发现什么？不管是哪一代内存，随着频率提升，CL周期也同步提升，但是最后算出来的CL延迟时间却差不多。那么到了DDR4，JEDEC规范频率去到DDR4-4266，如果按照差不多的延迟，那么按照13ns多一些来算，那么CL值将达到28T！如果按照我们的极限超频延迟来算，DDR4-4266下的延迟也将达到12T。所以到了下一代DDR4，两位数的时钟周期将不可避免。所以，我想说的是，不要再去想什么DDR3的频率，DDR2的时序，在频宽严重过剩，IMC成为瓶颈的今天，它对性能没太多的提升。DRAM RAS to CAS Delay（tRCD）：RAS的含义与CAS类似，就是行（Row）地址信号。它定义的是在内存的一个rank（内存的一面）之中，行地址激活（Active）命令发出之后，内存对行地址的操作所需要的时间。每一个内存cell就是一个可存储