344板调试说明精要.doc

PDEX344卡调试说明 CCC2.908.246-DS CCC2.908.246A-DS 编 制： _____________ 校 对： _____________ 审 核： _____________ 批 准： _____________ 新华控制工程有限公司 目 录 1、概述 2、结构组成和工作原理 2.1、简介 2.2、CPU部分 2.3、并行通讯接口 2.4、BITBUS接口 2.5、双DPU仲裁和切换 3、使用说明 3.1、WATCH-DOG配置 3.2、并行通讯接口配置 3.3、存储器配置 3.4、BITBUS接口配置 3.5、DPU面板指示灯与PDEX344卡的连接 4、并行和BITBUS接口引脚说明 5、调试说明 5.1、I/O地址分配 5.2、硬件调试内容 5.3、具体调试说明 6、使用注意事项及维护指南 6.1 使用注意事项 6.2 维护指南 7、技术规范 7.1、技术指标 7.2、物理特性 7.3、电气特性 7.4、外部工作条件要求 PDEX344卡调试说明 CCC2.908.246-DS CCC2.908.246A-DS 1、概述 PDEX344卡系ISA总线设计，集双DPU跟踪，仲裁切换及主从机通讯为一体的多功能模块。在XDPS中用于DPU与I/O站的冗余通讯。其通过仲裁切换电路实现双DPU的主辅状态仲裁和切换，同时，通过BITBUS实现与各I/O从站（XDPS BC）之间的数据交换，从而实现了系统的双冗余通讯以及以载业过程的分布式控制和管理功能。 众所周知，BITBUS是由Intel公司推出的一种高速串行总线规范，用于构成分层结构的工业分布式控制系统。其互连的网络拓扑为总线式，传输链路层采用普通的双绞线（或10条扁平电缆），物理层采用EIA－RS485规范，数据链路层采用IBM SDLC（同步数据链路控制）协议，控制方式采用命令/响应方式，主从结构，系统内节点（或从站）数可达250个，站间距离最大300米；数据传输率共三种，分别为：62.5Kbps、375Kbps和500K~2.4Mbps。 PDEX344卡在BITBUS部分硬件上设计为与Intel有关产品兼容，取消了同步串行通讯方式，并在串行通讯接口信号上实现了光电隔离，从而大大提高硬件之可靠性。软件采用了经过改进的DCX51执行程序，将BITBUS原来每帧只能传送20字节之限制扩展至每帧71字，提高了通讯效率，同时，为防止PC系统总线接口的锁死而设计的软硬件复位功能，更增加了系统的可靠性。 2、结构组成和工作原理 2.1、简介 PDEX344卡由8344BEM及其外围电路组成，图2-1为PDEX344卡电原理框图。。 PDEX344卡的基本模块包括： a、CPU部分，由微处理器、程序存储器、数据存储器等组成。 并行通讯接口 串行通讯接口（BitBus） 硬件看门狗（WATCH-DOG） 双机仲裁电路 图2-1、PDEX344卡电原理图 2.2、CPU部分 CPU部分的核心是8344增强型单片微控制器（BEM）。8344芯片由8051单片机和称为串行接口单元的SIU及SDLC控制器组成，以12MHz的时钟运行。正是由于8344的双CPU结构，使其串行通讯的速度大大提高。 8344的双CPU结构见图2-2。 图2-2、8344的双CPU结构 2.3、并行通讯接口 2.3.1、概述 并行通讯接口支持BITBUS硬件经过三个I/O口（数据、命令、状态）的信息传输协议。这个接口包括两个单向的，一字宽度的FIFO（先进先出）队列，对相应的I/O口作读写存取，字节可以按照命令字节或数据字节被排队（或不排队），这取决于I/O地址的写（或读）。每个队列在命令和数据之间建立一种强迫同步，因而消除了把命令错读为数据或把数据错读为命令的可能性。 状态字节包括两个队列的操作状态。 PC系统可以由探询状态字节或中断两种方式来读这些字节。 2.3.2 字节传送： PDEX344的字节FIFO接口在卡件和PC系统之间提供所需要的缓冲，一个FIFO接口用做PC系统-PDEX344卡的字节传输，另一个用做PDEX344卡-PC系统的字节传输。PC系统和8344BEM通过不同的8位并行总线存取队列。两个都是一个字节的深度。 探询和中断传输方式支持两个队列。 字节传送过程如图2-3所示。