什么样的测试程序是一个完整的SV测试.doc

怎样才能构成一个完成的SV测试 首先需要有被测设计DUT，即被测试的模块。 其次，RTL级的TestBench。RTL级的测试平台主要完成时钟和复位信号的产生，以及“接口”的实例化，并在这个测试平台中连接器了SV的测试平台和被测设计。RTL级的测试平台是以传统的verilog的模块定义形式存在，即module和endmodules来声明的。 在“DUT”,“RTL级的TB”和“SV级的TB”之间是通过RTL级的TB进行链接的（起到一个桥梁的作用），然后这一级别的的平台中产生最基本的时钟及复位信号。 在将这些模块链接起来以后（RTL级的TB只负责链接，时钟复位信号产生），由SV级的模块来负责激励的产生，检测，最终的对比以及功能覆盖率的工作。 例如（一个RTL级TB的范例）： module memory_tb(); 330 331 wire [7:0] address, data_in; 332 wire [7:0] data_out; 333 wire read_write, chip_en; 334 reg clk; 335 336 // Connect the interface 337 mem_ports ports( //接口的实例化 338 .clock (clk), 339 .address (addres