2-VHDL程序基本结构.pptVIP

定义程序包的一般语句结构如下： --程序包首 PACKAGE 程序包名 IS --程序包首开始 程序包首说明部分 END 程序包名； --程序包首结束 --程序包体(并非是必须的) PACKAGE BODY 程序包名 IS --程序包体开始 程序包体说明部分以及包体内容 END 程序包名； --程序包体结束 第二章 VHDL程序基本结构 材料与能源学院微电子材料与工程系 第二章 VHDL程序基本结构 §2-1 VHDL程序的基本单元 §2-2 设计实体 §2-3 设计结构体 §2-4 库 §2-5 程序包 §2-6 配置 §2-7 子程序 2.1 VHDL程序基本结构 例 一个2输入的与门的逻辑描述 LIBRARY IEEE; --库说明语句 USE IEEE.STD_LOGIC_1164.ALL; --程序包说明语句 ENTITY and2 IS PORT(a, b : IN STD_LOGIC; y : OUT STD_LOGIC); END and2; ARCHITECTURE and2x OF and2 IS BEGIN y=a AND b; END and2x; 实体部分 结构体部分 一个完整的VHDL程序包括 1. 实体（Entity） 　 2. 结构体（Architecture） 3. 配置（Configuration） 4. 包（Package） 5. 库（Library） 其中，实体和结构体是VHDL设计文件的两个基本组成部分：实体部分描述设计系统的外部接口信号（即输入/输出信号）；结构体用于描述系统的内部电路。配置用于从库中选取所需元件安装到设计单元的实体中；包存放各设计模块能共享的数据类型、常数、子程序等；库用于存放已编译的实体、结构体、包集合和配置。 结构示意图： 库、程序包 实体 结构体 进程或其他并行结构 结构体 进程或其他并行结构 …… 配置 VHDL程序基本结构 2.2 设计实体(ENTITY) 实体的一般格式为： ENTITY 实体名 IS [GENERIC(类属参数说明)：] [PORT(端口说明)；] END[ENTITY] 实体名； 实体是一个完整的、独立的语言模块，它相当于电路中的一个器件或电路原理图上的一个元件符号。 实体中的每一个I/O信号被称为端口，其功能对应于电路 图符号的一个引脚。端口说明则是对一个实体的一组端口的定义，即对基本设计实体与外部接口的描述。端口是设计实体和外部环境动态通信的通道。 a y and2 b 类属参数说明是可选部分。如果需要，可使用以“GENERIC”语句来指定该设计单元的类属参数（如延时、功耗等）。 实体名、端口名等均应为符合VHDL命名规则的标识符。 端口说明的一般格式为： PORT（端口名{，端口名}：端口模式 数据类型； 端口名{，端口名}：端口模式 数据类型）； 2.2.1 类属和端口说明 类属说明的一般格式为： GENERIC(［常数名：数据类型［：=设定值］］，……) 例：GENERIC (delay : TIME：=10ns)； 例：ENTITY and2 IS PORT (a, b : IN STD_LOGIC; y : OUT STD_LOGIC); END and2; 2.2.2 端口模式 端口模式 用来说明数据传输通过该端口的方向。端口模式有以下几类： IN（输入）：仅允许数据流进入端口。主要用于时钟输入、控制输入、单向数据输入。 OUT（输出）：仅允许数据流由实体内部流出端口。该模式通常用于终端计数一类的输出，不能用于反馈。 BUFFER（缓冲）：该模式允许数据流出该实体和作为内部反馈时用，但不允许作为双向端口使用。 INOUT（双向）：可以允许数据流入或流出该实体。该模式也允许用于内部反馈。 如果端口模式没有指定，则该端口处于缺省模式为：IN。 2.3 设计结构体（ARCHITECTURE ） 结构体是用来描述设计实体的内部结构和实体端口间的逻辑关系，在电路图相当于器件的内部结构。 结构体的一般格式如下： ARCHITECTURE 结构体名 O