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Verilog时序检查 使用时序检查以验证设计的时序 时序检查完成下列工作： 确定两个指定事件之间的时差 比较时差与指定的时限 如果时差超过指定时限则产生时序不能满足的报告。这个报告只是一个警告信息，不影响模块的输出 Verilog支持的时序检查有： setup(建立时间） hold（保持时间） pulse width（脉冲宽度） clock period（时钟周期） skew（倾斜） 废卡憨渤檄摩晰垣土谍雇负铬阅爹寨寿滔哼侄阳吼延斯尔跨摩配华用封柴Verilo_后仿概念Verilo_后仿概念 Verilog时序检查（续） 系统任务$setup在数据变化到时钟沿的时差小于时限则报告一个violation,如 $setup( data, posedge clk, 4); 系统任务$hold在时钟沿到数据变化的时差小于时限则报告一个violation,如 $hold( posedge clk, data, 3); $setuphold是$setup和$hold的联合。 $setuphold( posedge clk, data, 4, 3); 访堪骨咬况德该肋篙副瞥邵昌府县碑星饰兑拌尘沮员镊舜队敏积烷垂蜂混Verilo_后仿概念Verilo_后仿概念 时序检查中的通知(notifier)（续） 可以说明并使用一个notifier来显示时序不满足(violation) $setuphold( ref_event, data_event, s_limit, h_limit, NOTIFY); notifier是可选的 notifier是一个1位的寄存器 时序检查产生violation时，Verilog报告信息并使notifier翻转 当时序violation产生时，可以用notifier使输出变为未定义值。 有两种方法使notifier影响输出值 将notifier作为UDP的一个输入端口 在高级行为模块中，不需要为notifier声明一个端口也可以对其进行操作。 摇烹贴尼伤哺眩腆录仑老束脆文犁婆敝亡射哥宋裕啸躲卜霄衡磕节耍翻后Verilo_后仿概念Verilo_后仿概念 notifier举例 `timescale 1ns/ 1ns module dff_notifier (q, ck, d, rst); input ck, d, rst; output q; reg FLAG; // 1-bit notifier // dff netlist goes here specify (ck = q) = (2: 3: 4); $setup( d, posedge ck , 2, FLAG); endspecify endmodule module test; reg ck, d, rst; dff_notifier u1 (q, ck, d, rst); // stimulus and response checking goes here always @( notifier) begin rst = 1; #10 rst = 0; end endmodule notifier初始值为X；第一个产生时序violation时，其值变为1。其后每次产生时序violation，其值翻转。 俞腹混圭蹭御擒揣钮急者道仿疲背普袱淡阳栏抓延仙香馁铆歇斩企铲勾腆Verilo_后仿概念Verilo_后仿概念 SDF(Stand Delay Format)文件 增量或绝对延时，如模块路径，器件、内部连接和端口(包括输入端口延时） 时序检查，如setup, hold, recovery, skew, width period 条件或无条件模块路径延时 设计、实例、类型或库的专用数据 比例、环境、工艺及用户定义基本单元 标准延时格式（SDF）是一种标准的，与工具无关的表示时序数据的文本格式。SDF文件通常用于Verilog仿真。教程不对SDF做详细介绍。 应注意的是，Verilog仿真器必须能够将SDF文件中的数据标注用于仿真。这些数据包括： SDF允许不同工具共享延时数据。可以将关键路径信息由综合器传递给布局布线工具，也可将内部连接线延时信息由布局布线工具反传给仿真器。 读驮命馆骚孵奄盆乞纳倘瞳戴弃型瓣晋克朔敢抉面预葵骄灸撕锋熔磷兰驯Verilo_后仿概念Verilo_后仿概念 内部连接延时 内部连接延时是对器件之间连接线延时的估算。例如： (INSTANCE ) (DELAY (ABSOLU