设计下一代DDR3存储器接口-FTP-Altera.PDF

设计下一代DDR3存储器接口 设计下一代DDR3存储器接口 © 2007 Altera Corporation—Public 议程 议程 DDR3时序余量挑战 Stratix® III FPGA的DDR3特性 DDR3智能接口模块 时序逼近工具 总结 © 2007 Altera Corporation—Public Altera, Stratix, Arria, Cyclone, MAX, HardCopy, Nios, Quartus, and MegaCore are trademarks of Altera Corporation 2 主流存储器发展趋势 主流存储器发展趋势 1600 1467 1333 存储器性能每3年翻倍 ) 1200 s p 1067 b M 933 ( 率 800 速 667 据 数 533 400 267 133 1996 1999 2002 2005 2008 年 来源: Micron © 2007 Altera Corporation—Public Altera, Stratix, Arria, Cyclone, MAX, HardCopy, Nios, Quartus, and MegaCore are trademarks of Altera Corporation 3 DDR3 SDRAM的优势 DDR3 SDRAM的优势 降低系统功耗 − DDR3功耗：比DDR2低30%到40% − FPGA可编程功耗技术 存储器容量更大 − 相同的电路板面积 随着系统的发展，价格更低 − DDR3价格取代预计在2年以上 动态片内匹配(OCT) − 合适的线路匹配，降低成本。 © 2007 Altera Corporation—Public Altera, Stratix, Arria, Cyclone, MAX, HardCopy, Nios, Quartus, and MegaCore are trademarks of Altera Corporation 4 时序余量挑战 时序余量挑战 存储器和电路板的不确定性与频率不成比例 设计人员以前可以忽略的效应现在对每个周期都有很大的影响 3.75ns 133 MHz, 266 Mbps 双倍数据速率 400 MHz, 800 Mbps 双倍数据速率 1.25ns © 2007 Altera Corporation—Public Altera, Stratix, Arria, Cyclone, MAX, HardCopy, Nios, Quartus, and MegaCore are trademarks of Altera Corporation 5 存储器不确定性增加.. 存储器不确定性增加.. 存储器参数 (ps) DDR-400 DDR2-800 DDR3-800 tCK 时钟周期 5,000 2,500 2,500 比特时间 2,500 1,250 1,250 tDQSQDQS至DQ斜移 400 200 200 来自DQS的tQH 数据输出保持时间 2,000 950