数字电子技术-第7章常用时序逻辑功能器件【2011.11.pptVIP

7.1 数码寄存器 ７.2 移位寄存器 7.4.1 二进制计数器 四位二进制同步加法计数器级间连接的逻辑关系 例:分析图示逻辑电路的逻辑功能,说明其用处。 设初始状态为“000”。 2.列写状态转换表，分析其状态转换过程 7.5 非二进制计数器 N进制计数器又称模N计数器。 然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程： （3）作状态转换表 （4）作状态图及时序图 （5）检查电路能否自启动 用同样的分析的方法分别求出6种无效状态下的次态，得到完整的状态转换图。可见，该计数器能够自启动。 2．8421BCD码异步十进制加法计数器 （3）作状态转换表 (2) 画出卡诺图，求出D触发器的驱动方程： (3)画出逻辑电路图 (4) 画出完整的状态图，检查设计的计数器能否自启动 7.6 集成计数器 1. 集成计数器74161（ 4位二进制同步加计数器） 74161的时序图 用集成计数器构成任意进制计数器的方法 例7.1.2 用74161构成九进制加计数器。 例：用集成计数器74191和与非门组成的余3码10进制计数器。 N M 的情况 例7.6.3 用74HCT161组成256进制计数器。 2. 双时钟4位二进制同步可逆计数器 74LS193 3. 异步十进制计数器——74LS290 3. 异步十进制计数器——74LS290 3. 异步十进制计数器——74LS290 3. 异步十进制计数器——74LS290 （2）74LS290的应用 （2）74LS290的应用 （2）74LS290的应用 例7.6.5 用74160组成48进制计数器。 组成分频器 前面提到，模N计数器进位输出端输出脉冲的频率是输入脉冲频率的1/N，因此可用模N计数器组成N分频器。 组成序列信号发生器 序列信号——在时钟脉冲作用下产生的一串周期 性的二进制信号。 例7.6.7 试用计数器74161和数据选择器设计一序列发生器。 解：由于序列长度P=8，故将74161构成模8计数器，并选用数据选择器74151产生所需序列，从而得电路如图所示。 组成脉冲分配器 数字电子钟的组成 设法跳过16?9=7个状态 …… … 1 0 0 1 9 0 0 0 1 8 ……. … 0 1 0 0 2 1 0 0 0 1 0 0 0 0 0 1 1 1 1 15 QA QB QC QD CP (2) 利用同步置数引脚: 采用前九种状态 反馈置数法 （1）串行进位方式： （2）并行进位方式： ----采用多片M进制计数器构成。 按芯片连接方式可分为： 构成异步计数器(异步级联) 构成同步计数器(同步级联) 解： 因为1片74HCT161只能构成16进制计数器，而256 = 16×16，所以要用两片74HCT161才能构成此计数器。 先将两片74HCT161均接成十六进制计数器，然后将两片级联起来，让两个芯片协同工作即可。 片与片之间的连接通常有两种方式： 并行进位 (低位片的进位信号作为高位片的使能信号) 串行进位 (低位片的进位信号作为高位片的时钟脉冲，即异步计数方式) 解题分析 1 N=16×16=256 计数状态 : 0000 0000 ～1111 1111 串行进位：低位片的进位作为高位片的时钟 CP 1 1 1 1 + 0 0 0 1 并行进位： 低位片的进位作为高位片的使能 减计数 × × × × H H L 加计数 × × × × H H L D C B A D C B A × × L L L L L L × × × × × × × H QD QC QB QA D C B A CPD CPU LD RD 输 出 预置数据输入 时钟 预置 清零 异步清零： 异步预置数： 同步加计数： 同步减计数： RD=1 RD=0, LD=0 RD=0, LD=1,CPD=1 RD=0, LD=1,CPU=1 （1）74LS290的功能 时钟输入端 直接置9端 直接清零端 输出端 图 7.1.14 （1）74LS290的功能 二进制计数器 CPA? QA 五进制计数器CPB? QD QC QB 0 0 8421BCD码十进制计数器CPA? QD QC QB QA 时钟输入端 直接清零端 直接置9端 二进制计数器 五进制计数器 十进制计数器 74LS290的功能表 计 数 L × L × 计 数 × L L × 计 数 L × × L 计 数 × L