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带使能和同步0控制的增1减1七位二进制计数器
实验六 计数器二
一、实验目的
1、以计数器为例，掌握时序电路设计方法。
2、熟练掌握ISE软件进行FPGA开发的过程以及实验箱的使用方法。
3、了解ISE设计报告中电路资源利用率情况分析。
4、掌握使用VHDL创建测试文件的方法。
二、设计要求
1、设计一个带使能和同步清0控制的增1减1七位二进制计数器；计数结果由两位数码管显示。
2、输入时钟信号接时钟电路的相应输出，复位等控制信号接拨码开关或按键，输出信号接七段数码管。
三、实验步骤
1、启动ISE集成开发环境，创建工程并输入设计源文件。
2、对设计进行时序仿真，分析设计的正确性。
3、锁定引脚，完成设计实现过程。并在实验箱上连线，利用iMPACT进行程序下载。
4、在实验箱上验证计数器的功能，观察并记录实验结果。
四、实验报告
预习要求：
1、阅读教材第二章2.3节，熟悉ISE软件设计模板使用方法。
2、写出计数器的VHDL源程序。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity counter is
port
(clk,clk1,ce, reset, dir: IN STD_LOGIC;
a,b,c,d,e,f,g:out std_logic;
co: out std_logic_vector(1 downto 0));
end counter;
architecture Behavioral of counter is
signal count_int : STD_LOGIC_VECTOR(6 downto 0);
signal s:std_logic_vector(6 downto 0);
signal hex:std_logic_vector(3 downto 0);
begin
process (clk)
begin
if clkevent and clk=1 then
if reset = 1 then
count_int = ( others= 0);
else
if ce = 1 then
if dir = 1 then
count_int=count_int + 1;
else
count_int=count_int-1;
end if;
end if;
end if;
end if;
end process;
co=01 when clk1=0 else 10;
bi1=count_int(3 downto 0)when clk1=0 else 0count_int(6 downto 4);
process(hex)
begin
case hex is
when0000=s=1111110;
when0001=s=0110000;
when0010=s=1101101;
when0011=s=1111001;
when0100=s=0110011;
when0101=s=1011011;
when0110=s=1011111;
when0111=s=1110000;
when1000=s=1111111;
when1001=s=1111011;
when1010=s=1110111;
when1011=s=0011111;
when1100=s=1001110;
when1101=s=0111101;
when1110=s=1001111;
when1111=s=1000111;
when others=s=0000000;
end case;
end process;
g=s(0);
f=s(1);
e=s(2);
d=s(3);
c=s(4);
b=s(5);
a=s(6);
end Behavioral;
3、画出测试基准波形文件以及计数器的输出。
4、写出实现测试基准波形输出的VHDL源代码。
LIBRARY ieee;
USE
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