verilog有限状态机实验(附源代码)程序.docx

有限状态机实验报告实验目的进一步学习时序逻辑电路了解有限状态机的工作原理学会使用“三段式”有限状态机设计电路掌握按键去抖动、信号取边沿等处理技巧实验内容用三段式有限状态机实现序列检测功能电路按从高位到低位逐位串行输入一个序列，输入用拨动开关实现。每当检测到序列“1101”（不重叠）时，LED指示灯亮，否则灭，例如输入： 1 1 0 1 1 0 1 1 0 1 输出： 0 0 0 1 0 0 0 0 0 1 用八段数码管显示最后输入的四个数，每输入一个数，数码管变化一次按键按下的瞬间将拨动开关状态锁存注意防抖动（按键按下瞬间可能会有多次的电平跳变）实验结果Rst_n为0时数码管显示0000，led灯不亮，rst_n拨为1，可以开始输入，将输入的开关拨到1，按下按钮，数码管示数变为0001，之后一次类推分别输入1，0,1，按下按钮后，数码管为1101，LED灯亮，再输入1，LED灯灭，之后再输入0，1（即共输入1101101使1101重叠，第二次LED灯不亮），之后单独输入1101，LED灯亮仿真图像刚启动时使用rst_n一段时间后其中Y代表输出，即控制led灯的信号，sel表示数码管的选择信号，seg表示数码管信号实验分析实验基本结构其中状态机部分使用三段式结构：整体结构为：建立一下模块：Anti_dither.v输入按键信号和时钟信号，输出去除抖动的按键信号生成的脉冲信号op这一模块实现思路是利用按钮按下时会持续10ms以上而上下抖动时接触时间不超过10ms来给向下接触的时间计时，达到上限时间才产生输出。Num.v输入op和序列输入信号A,时钟信号clk和复位信号，复位信号将num置零，否则若收到脉冲信号则将num左移一位并将输入存进最后一位。输出的num即为即将在数码管上显示的值Scan.v输入时钟信号，对其降频以产生1ms一次的扫描信号。Trigger.v这一模块即为状态机模块，按三段式书写。整个模块的输入为时钟信号，脉冲信号，序列输入变量，复位信号，输出LED灯控制信号Y。第一段是状态转换模块，为时序逻辑电路，功能是描述次态寄存器迁移到现态寄存器。即如果收到复位信号将现态置零，否则将上次得到的next_state赋给current_state。第二段是描述状态转移的条件判断，即对于输入的现态，判定对于不同的输入A(或无输入)，下一状态将怎么确定。为组合逻辑电路。第三段是格式化描述次态寄存器输出，即处理输出信号。即对于不同的现态和输入得到输出。Display.v这一模块输入已经得到的结果，来产生显示。输入时钟信号，扫描信号，复位信号和之前得到的num和Y输出，来得到数码管的显示sel和seg以及LED灯的亮灭。其中对得到的扫描信号再次分频，得到1/4的频率分别显示num的四位。Top.v综合各模块。测试代码：用forever使时钟动起来后，先复位，然后模拟各输出和按钮信号的短时抖动，并将上述过程放入forever中重复进行。附录源代码：Anti_dither.vmodule anti_dither( input clk, input btn, input rst_n, output reg op ); reg [19:0] cnt; reg oi;initialbeginop=0; cnt=0; oi=0;endalways@(posedge clk)beginif(op==1)op=0;if(btn!=oi)beginif(cnt==20d1000_000)cnt=0;elsebegincnt=cnt+1;if(cnt==20d999_999)beginoi=btn;if(btn==1)op=1;endendendelsecnt=0;endendmodulenum.vmodule num( input op, input A, input clk, input rst_n, output reg [3:0] num );initial num=4b0;always@(posedge clk)if(~rst_n)num=4b0;else if(op)beginnum[3]=num[2];num[2]=num[1];num[1]=num[0];num[0]=A;endendmodulescan.vmodule scan( input clk, output reg scan );reg [16:0] cnt_scan;initial cnt_scan=17b0;initial scan=0;always@(posedge clk)beginif(cnt_scan==17d99_999)begincnt_scan=0;scan=17b1;endelsebegincnt