GPS 基带芯片中存储器的可测性设计 - 电子器件.PDFVIP

第 32 卷 　第 2 期 电 子 器 件 Vol . 32 　N o . 2 2009 年 4 月 　　　 Chinese J our nal Of Elect r on Devices 　　 Ap r . 2009 Design f or Testabil ity of Memory in GPS Baseband Chip WA N G H ongm i n , GA O Yong , YA N G Yu an ( ) D ep art ment of Elect ronic Eng i neeri ng , X i ’an Uni vers ity of Technol ogy , X i ’an 7 10048 , Chi na Abstract :The memory builtin selftest technology is used for the design for testability of t he memory embedded in GPS baseband chip . The control logic circuit of the memory builtin selftest circuit is designed by an imp roved al gorit hm . The result s indicate t hat t he testing coverage and testing efficiency of t he whole chip are bot h increased remarkably . The circuit performance meet s t he user ’s requirement s and t his design is successful for t he fir st test . Key words :ba seband chip ;de sign for t e st abilit y ;builtin self t e st ;t e st coverage EEACC :2570 GPS 基带芯片中存储器的可测性设计 王红敏 ,高 　勇 ,杨 　媛 (西安理工大学电子工程系 ,西安 7 10048) ( ) 摘 　要 : GPS 基带芯片中嵌入的存储器采用存储器内建自测试 Memory BuiltinSelfTest ,MB IST 技术进行可测性设计 ,并 利用一种改进型算法对存储器内建自测试电路的控制逻辑进行设计 ,结果表明整个芯片的测试覆盖率和测试效率均得到显 著提高 , 电路性能达到用户要求 ,设计一次成功 。 ( ) ( ) 关键词 :基带芯片 ;可测性设计 D F T ; 内建自测试 MB IST ;测试覆盖率 中图分类号 :TN407 　　 文献标识码 :A 　　文章编号 2009) 　　随着微电子技术的发展 ,芯片集成度迅速提高 , 合工具对 R TL 级源代码进行综合 ,并使用 Synop