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第七章门电路和组合逻辑电路
第七章 门电路和组合逻辑电路 第一节 分立元件门电路 一、 二极管“与” 门电路 二、 二极管“或” 门电路 三、 晶体管“非” 门电路 第二节 TTL集成门电路 一、 TTL“与非”门电路 2. 主要参数 (3)输入低电平噪声容限UOL和输入高电平噪声容限UOH 二、 三态输出TTL“与非”门电路 第三节 CMOS集成门电路 一般不允许将多余的输入端悬空 1)对“与”门、“与非”门电路,应将多余输入端经一电阻或直接接电源正端; 2)对“或”门、“或非”门电路,应将多余输入端接“地”; 3)如果前级有足够的驱动能力,也可将多余输入端与信号输入端联在一起。 第五节 组合逻辑电路的分析与设计 一、 组合逻辑电路的分析 二、 组合逻辑电路的设计 一、 加法器 1、 半加器 2、 全加器 3、多位加法器 二、 编码器 2、 二 – 十进制编码器 三、 译码器和数字显示 CT74LS139型译码器 3. 显示译码器 五、 数据选择器 输 入 输 出 S A0 A1 Y0 1 1 0 0 0 0 0 1 1 0 0 1 1 0 1 1 1 0 139功能表 ? ? Y1 Y2 Y3 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 双 2/4 线译码器 A0、A1是输入端 Y0~Y3是输出端 S 是使能端 S = 0时译码器工作 输出低电平有效 T3138(74LS138)的功能表 译中为“0”,输出为低电平 低电平有效 禁止译码 译码工作 高电平有效 ★ 构成逻辑函数最小项发生器 如果将一逻辑函数的输入变量加到译码器的译码输入端,则译码器的每一个输出端都对应一个逻辑函数的最小项。 输入变量 m0 A B C m1 m2 m3 m4 m5 m6 m7 例1 用译码器T3138(74LS138)实现组合逻辑电路F(A,B,C)=∑m(2,3,6,7) (2)将函数F转换成最小项表达式 (3)利用摩根定律变换 将三个控制端按允许译码条件进行处理 (4) 将A、B、C对应片子输入端A2、A1、A0 ,并将2,3,6,7的输出作为与非门输入,便得到逻辑函数F。 例2:试用两片3线-8线译码器74LS138(T3138)组成4线/16线译码器,将输入的4位二进制代码D3D2D1D0译成16个独立的低电平信号Z0~Z15。 Y 0 Y 1 Y 2 Y 7 S 2 Y 3 74LS138(1) Z 5 Z 0 Z 6 Z 1 Z 7 Z 3 Z 2 Z 4 Y 4 Y 5 Y 6 S 3 S 1 A 0 A 1 A 2 Y 0 Y 1 Y 2 Y 7 S 2 Y 3 74LS138(2 ) Z 13 Z 8 Z 14 Z 9 Z 15 Z 11 Z 10 Z 12 Y 4 Y 5 Y 6 S 3 S 1 A 0 A 1 A 2 D 0 D 1 D 2 D 3 +5v ★译码器的扩展 D3 =0时,片(1)工作,片(2)禁止 D3 =1时,片(1)禁止,片(2)工作 译出0000~0111八个代码 译出1000~1111八个代码 二-十进制译码器将4位二进制代码输入的BCD码译成十个输出信号。 二-十进制译码器74LS42逻辑图 2. 二-十进制译码器 又称4线/10线译码器 (5) 画出逻辑图 A B C A B C G1 G2 二进制 十进制:0~9十个数码,“逢十进一”。 在数字电路中,常用的组合电路有加法器、编码器、译码器、数据分配器和多路选择器等。下面几节分别介绍这几种典型组合逻辑电路的基本结构、工作原理和使用方法。 在数字电路中,为了把电路的两个状态 (“1”态和“0”态)与数码对应起来,采用二进制。 二进制:0,1两个数码,“逢二进一”。 第六节 典型的集成组合逻辑电路 加法器: 实现二进制加法运算的电路 进位 如: 0 0 0 0 1 1 + 1 0 1 0 1 0 1 0 不考虑低位 来的进位 半加器实现 要考虑低位 来的进位 全加器实现 半加:实现两个一位二进制数相加,不考虑来自低位的进位。 A B 两个输入 表示两个同位相加的数 两个输出 S C 表示半加和 表示向高位的进位 逻辑符号: 半加器: CO A B S C ? 半加器逻辑状态表 A B S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 逻辑表达式 逻辑图 =1 . . A B S C 输入 Ai 表示两个同位相加的数 Bi Ci-1 表
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