第十一章 采用VHDL层次化文件设计一个四位全加器.docxVIP

采用VHDL层次化文件设计一个四位全加器一、实训目的1.巩固VHDL层次化文件设计方法。2.培养应用VHDL层次化文件设计法的技能。二、实训器材计算机与Quartus Ⅱ工具软件。三、实训指导（一）实训原理4位二进制加法器由4个全加器构成，而全加器又由一个半加器和一个或门构成，半加器的真值表如表5-1所示：表5-1 半加器的真值表输入输出absoco0000011010101101半加器的逻辑表达式为：so=NOT(a XOR(NOT b))co=a AND b一位全加器的真值表如表5-2所示：表5-2 一位全加器的真值表c_ini1i2fsc_out0000000110010100110110010101011100111111（二）实训步骤1.电路模块划分根据算法分析，4位二进制加法器可由4个全加器构成，画出其原理方框图。全加器原理方框图如图5-1所示。而每个全加器又可划分为一个半加器和一个或门这两个更小的模块，画出其原理方框图。4位二进制加法器原理方框图如图5-2所示。图5-1 一位全加器原理方框图图5-2 4位二进制加法器原理框图2.设计底层设计文件（1）设计半减器文件halfadd.vhd。（2）设计或门电路文件orgate.vhd。（3）设计全加器电路文件fulladd.vhd，其中把半加器和或门电路文件作为元件调用。3.设计顶层设计文件设计顶层设计文件add4.