V第六章时序逻电路设计.pptVIP

6.1 时钟信号 （1）上升沿描述: (2)下降沿描述: 描述1： label1：PROCESS（clk） BEGIN IF（clk’EVENT AND clk = ‘0’）THEN ┇ AND PROCESS； 6.2 JK触发器 例 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY JKff_v1 IS PORT(J,K: IN STD_LOGIC; clk: IN STD_LOGIC; set: IN STD_LOGIC; reset: IN STD_LOGIC; Q,QB: OUT STD_LOGIC); END JKff_v1; ARCHITECTURE behave OF JKff_v1 IS SIGNAL Q_temp,QB_temp: STD_LOGIC; 6.3 60进制递增计数器 library ieee; use ieee.std_logic_1164.all; use ieee std_ logic_ unsigned. all; ENTITY cntm60v IS PORT( en : IN std_logic; clear : IN std_logic; load : IN std_logic; dl,dh : IN std_logic_vector(3 down to 0); clk : IN std_logic; cout : out std_logic; ql : buffer std_logic_vector(3 downto 0); qh : buffer std_logic_vector(3 downto 0) ); 谢谢您使用《VHDL语言》课程多媒体课件 再 见！ * * 第六章 时序逻辑电路设计 6.1 时钟信号 6.2 触发器 6.3 计数器 总目录 章目录 第二节 第三节 第一节 在时序电路中，是以时钟信号作为驱动信号的，也就是说时序电路是在时钟信号的边沿到来时，它的状态才会发生改变。 在用VHDL描述时序逻辑电路时，通常采用时钟进程的形式来描述，也就是说，时序逻辑电路中进程的敏感信号是时钟信号。 因此，在时序电路中时钟信号是非常重要的，它是时序电路的执行条件和同步信号。 时钟作为敏感信号的描述方式有两种： 章目录 第二节 第三节 第一节 总目录 在时序逻辑电路中，时钟是采用边沿来触发的，时钟边沿分为上升沿和下降沿。 （1） 上升沿描述: （2） 下降沿描述: 以下是这两种边沿的描述方式。 (1) 时钟信号显示地出现在PROCESS语句后面的敏感信号表中。 (2) 时钟信号没有显示地出现在PROCESS语句后面的敏感信号表中，而是出现在WAIT语句的后面。 其物理意义是指时钟信号的逻辑值是从‘0’跳变到‘1’。 其物理意义是指时钟信号的逻辑值是从‘1’跳变到‘0’。 章目录 第二节 第三节 第一节 总目录 描述2： label2：PROCESS（clk） BEGIN WAIT UNTIL clk = ‘1’； ┇ AND PROCESS； 描述1： label1：PROCESS（clk） BEGIN IF（clk’EVENT AND clk = ‘1’）THEN ┇ AND PROCESS； 章目录 第二节 第三节 第一节 总目录 描述2： label2：PROCESS（clk） BEGIN WAIT UNTIL clk = ‘0’； ┇ AND PROCESS； 章目录 第二节 第三节 第一节 总目录 章目录 第二节 第三节 第一节 总目录 BEGIN PROCESS (clk,set,reset) BEGIN IF (set =0 AND reset =1)THEN Q_temp = 1; QB_temp = 0; ELSIF (set =1 AND reset =0)THEN Q_temp = 0; QB_temp