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南京理工大学 电 子 线 路 课 程 设 计 多功能数字钟设计 (题名和副题名) (作者姓名) (学号) 指导教师姓名 老师 学院 电 子 工 程 与 光 电 技 术 学 院 年级 2012级 专业名称 论文提交日期 摘 要 EP3C25F324C8实验箱实现电路。 本文使用模块化的设计理念，将整体电路分为8个子模块设计，分别为：分频模块、时钟计数与校时校分模块、闹钟设置模块、闹钟响铃模块、整点报时模块、译码显示与计时、闹钟显示复用模块、消颤模块、钢琴模块。 其后，本文给出了本实验的计算机仿真图，并进行结果分析，对实验中出现的问题进行反思，提出未来改进方向，最后在文末给出了本实验所设计的电路的使用说明书。 关键词： Abstract VDHL?language is used to?design a multifunctional digital clock in this paper,爓hich has clock of 23:32:35,爎eset,?2/24 switching,爁ast hour set and minute set ,爐he whole point timekeeping, alarm setting,燼larm燽ell?bell燼s little燼pple),爌iano燼nd other functions.燱e use QuartusII7.0 to complete the燿esign,爏imulation and other爓orks.and then use the EP3C25F324C8 experimental box of燙yclone營II series燿eveloped by the Altera to implement the design. In this paper, the modular燿esign concept is used,燼nd the whole circuit爄s divided into 9 sub爉odule design,爎espectively is:爁requency division module, clock and minute/hour setting module, alarm setting module,燼larm bell module, the whole point timekeeping module,燿ecoding display燼nd timing,燼larm multiplexing display牋module, vibration eliminating module, piano module. Then,爐he computer爏imulation diagram is given in this paper,爁ollowed by the results analysis, reflections on爐he problems appeared in the experiment, and putting forward the direction of improvement in the future. Finally, we give the experimental爄nstructions of the circuit?design at the end of the paper. Keywords:?VHDL digital clock ?little apple?bells piano 目 录 摘 要 2 Abstract 3 1 绪论 6 1.1 数字钟的发展概况 6 1.2 选题背景及意义 6 1.3 课题研究现状 6 1.4 本文主要工作 6 2 实验平台Cyclone III?EP3C25F324C5 8 2.1 Cyclone III 8 2.1.1 Cyclone III 系列产品介绍 8 2.1.2 Cyclone III EP3C25F324C5 开发板原理图 9 3 多功能数字钟基本原理与总电路图 10 3.1 数字钟的基本原理 10 3.2 多功能数字钟总电路封装图 11 4 多功能数字钟各子模块设计原理 13 4.1 分频模块 13 4.2 时钟计数与校时校分模块 15 4.2.1 时钟秒位子模块 15 4.2.2 时钟分位子模块 17 4.2.3 时钟时位（包含12/24时制切换）子模块 18 4.3 闹钟设