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EDA技术与应用 实验报告 实验名称： ALU算术逻辑运算单元的设计 姓 名： Aa 学 号： 120403 班 级： 12电科 时 间： 2014.12.24 南京理工大学紫金学院电光系 实验目的（四号+黑体） 1）用VHDL代码描述逻辑单元、算术单元、选择器单元，要求输入两组二进制数据， 每组二进制数据的位数为8位。 2）利用元件例化语句将设计的三个单元进行连接组合。 3）建立一个包含所有原件的包集。 4）利用实验箱验证所设计电路的正确性，将结果用数码管进行显示。 实验原理 ALU 原理图 ALU功能表 实验内容 arith函数： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity arith is port( a,b:in std_logic_vector(7 downto 0); sel:in std_logic_vector(3 downto 0); cin:in std_logic; y:out std_logic_vector(7 downto 0)); end arith; architecture arith of arith is begin with sel select y=a when 0000, a+1 when 0001, a-1 when 0010, b when 0011, b+1 when 0100, b-1 when 0101, a+b when 0110, a+b+cin when others; end arith; logic函数： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity logic is port( a,b:in std_logic_vector(7 downto 0); sel:in std_logic_vector(3 downto 0); y:out std_logic_vector(7 downto 0)); end logic; architecture logic of logic is begin with sel select y=not a when 1000, not b when 1001, a and b when 1010, a or b when 1011, a nand b when 1100, a nor b when 1101, a xor b when 1110, a xnor b when others; end logic; sel函数 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sel is port( clk:in std_logic; sel:buffer std_logic_vector(3 downto 0)); end sel; architecture sel of sel is begin process(clk) begin if(clkevent and clk=1) then sel=sel+1; if(sel=1111) then sel=0000; end if ; end if; end process; end sel; choose函数 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity choose is port( s:in std_logic; a,b:in std_logic_vector(7 downto 0); y:out std_logic_vector(7 downto 0)); end choose; architecture choose of choose is begin with s select y=a when 0, b when 1; end choose; 包文件： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned