计算机系统结构随书ppt 清华大学出本社第5章_2.ppt

第五章　标量处理机 5.1 先行控制技术 5.2 流水线技术 5.3 相关性分析技术 5.4 超标量处理机 5.5 超流水线处理机 5.6 超标量超流水线处理机 5.3 相关性分析技术 相关—Correlation or Depandency 也称为冲突—Hazart。 指相近指令之间存在着某种关系，影响指令的重叠执行或流水线的正常运行。相关一般分为三种： 数据相关：后面指令用到前面的结果 控制相关：分支、转子程序、中断 资源相关：争用部件 5.3.1 数据相关 指在执行本条指令的过程中，如果用到的指令、操作数、变址偏移量等正好是前面指令的执行结果，则必须等待前面的指令执行完成，并把结果写到主存或通用寄存器中之后，本条指令才能开始执行。 例如：ADD X,Y ;X←(X)+(Y) MUL Z,X ;Z←(Z)+(X) 数据相关的类型 1、指令相关 k: STORE R1, k+1 ；（R1）→（k+1） k+1: …… 解决方法是在程序的执行过程中不允许修改指令（也为了调试、程序的再入性、程序的递归调用等）。 2、主存操作数相关 k: OP A1，A2，A3 ；(A2) OP (A3)→A1 K+1: OP A1’，A2’，A3’ ；如果A2’=A1 OR A3’=A1 一般采用推后处理法和设置专用的数据通路两种方法，凡是要读取内存数据，先检查重叠操作或流水线中是否有对同一个内存地址的没有完成的写操作，如果有则暂缓执行。 3、通用寄存器数据相关 k: OP R1，R2，R3 ；同上理解 K+1: OP R1’，R2’，R3’ 情况和主存操作数相关类似，只是发生在通用寄存器上。解决的方法之一也是推后处理法。 有关操作数相关的四种类型 从指令顺序看有：RAW（Read After Write）RAR（Read After Read）WAR（Write After Read）WAW（Write After Write） 只有RAR是一定不会出问题的。 数据相关的实例: K: R0=R1*R4 K+1: R6=R5+1 K+2: R2=R0*R3 RAW K+3: R3=R4-1 WAR K+4: R2=R5 WAW K+5: …… 5.3.2 控制相关 指由条件分支指令、转子程序指令、中断等引起的相关。 1、无条件转移指令 利用专用指令分析器解决 2、一般条件转移 影响较小 3、复合条件转移 影响较大 5.3.3 资源相关 指重叠指令或流水线中的指令同时要用同一个功能部件，实际上是一种冲突。非线形流水线的调度就是为了尽量避免资源使用上的冲突。 5.3.4 静态分支预测技术 1、软件“猜测法” (修改编译器) 2、硬件“猜测法” 以上主要针对循环类程序 (一对多) 3、两个指令缓冲栈 针对普通的条件转移指令 (一半对一半,如IF语句) 5.3.5 动态分支预测技术（根据运行情况预测） 第五章　标量处理机 5.4 超标量处理机 超标量处理机：Intel公司的i860, i960, Pentium处理机Motolora公司的MC88110IBM公司的Power 6000SUN公司的SuperSPARC等。 超流水线处理机：SGI公司的MIPS R4000, R5000, R10000等。 超标量超流水线处理机：DEC公司的Alpha等。 5.4.1 基本结构 一般流水线处理机：一条指令流水线，一个多功能操作部件，每个时钟周期平均执行指令的条数小于1。 多操作部件处理机：一条指令流水线，多个独立的操作部件，操作部件可以采用流水线，也可以不流水。多操作部件处理机的指令级并行度小于1。 超标量处理机典型结构：多条指令流水线先进的超标量处理机有：定点处理部件CPU，浮点处理部件FPU,图形加速部件GPU大量的通用寄存器，两个一级高速Cache超标量处理机的指令级并行度大于1 Motorola公司的MC88110： 10个操作部件 两个寄存器堆：整数部件通用寄存器堆，32个32位寄存器；浮点部件扩展寄存器堆，32个80位寄存器。每个寄存器堆有8个端口，分别与8条内部总线相连接，有一个缓冲深度为4的先行读数栈和一个缓冲深度为3的后行写数栈。 两个独立的高速Cache中，各为8KB，采用两路组相联方式， 转移目标指令Cache，在有两路分支时，存放其中一路分支上的指令 5.4.2 单发射与多发射 单发射处理机： 每个周期只取一条指令、只译码一条指令，只执行一条指令，只写回一个运算结果 取指部件和译码部件各设置一套 可以只设置一个多功能操作部件