浙江农林大学EDA技术实验报告4.docVIP

浙江农林大学 EDA技术 实 验 报 告 4 实验名称 7段数码管显示译码器设计 实验人员 指导老师 信 息 工 程 学 院 2011年3月21日 6-2 7段数码管显示译码器设计 6-1.1实验目的： 学习7段数码显示译码器设计；学习VHDL的CASE语句应用及多层次设计方法。 6-1.2实验原理： 7段数码管是存组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为满足十六进制的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。例6-18最为7段译码，输出信号LED7S的7位分别接图7-17数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。 6-1.3实验内容1： 说明例6-18中各个语句的含义，以及该例子的整体功能。 实验流程具体包括实验程序输入、编译、综合、适配、仿真、实验板上的硬件测试。 1、7段数码管显示译码器实验程序 library ieee; use ieee.std_logic_1164.all; entity WANG_WANG is port (a: in std_logic_vector(3 downto 0); led:out std_logic_vector(6 downto 0)); end; architecture one of WANG_WANG is begin process(a) begin case a is when 0000 = led = 0111111; when 0001 = led = 0000110; when 0010 = led = 1011011; when 0011 = led = 1001111; when 0100 = led = 1100110; when 0101 = led = 1101101; when 0110 = led = 1111101; when 0111 = led = 0000111; when 1000 = led = 1111111; when 1001 = led = 1101111; when 1010 = led = 1110111; when 1011 = led = 1111100; when 1100 = led = 0111001; when 1101 = led = 1011110; when 1110 = led = 1111001; when 1111 = led = 1110001; when others = null; end case ; end process ; end; 2、7段数码管显示译码器实验仿真图 6-1.4实验内容2： 引脚锁定及硬件测试。 6-1.5实验内容3： 用第四章介绍的例化语句，按图6-19（计数器和译码器连接电路的顶层文件原理图）的方式连接成顶层设计电路。 实验流程具体包括实验程序输入、编译、综合、适配、仿真、实验板上的硬件测试。 7段数码管显示译码器实验程序 （1）4位二进制加法计数器程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt10 is port(clk,rst,en:in std_logic; cq:out std_logic_vector(3 downto 0); cout:out std_logic); end cnt10; architecture behav of cnt10 is begin process(clk,rst,en) variable cqi:std_logic_vector(3 downto 0); begin if rst=1 then cqi:=(others=0); elsif clkevent and clk=1 then if en=1 then if cqi15 then cqi :=cqi+1; else cqi:=(oth