第2讲 Verilog HDL门级建模.pptVIP

本章内容 门级范例 基本语法 MOS开关 UDP 层次化设计 门级范例——四选一选择器 电路图 模块代码 等价代码 门级建模结构 模块定义 端口声明 内部连线声明 门级调用 模块定义 语法要求 module 模块名（端口名1，端口名2……）； …… endmodule 例如： module MUX4x1(Y,A,B,C,D,S1,S0,En_); module abc(a,b,c)； module adder(a,b,cin,sum,cout)； module test； 标识符的要求 标识符由字母、数字、下划线（_）和美元符（$）组成。 标识符是区分大小写的。 标识符的第一个字符必须是字母或下划线，不能以数字或美元符开始。 还有一些Verilog HDL基本语法中使用到的关键字作为保留字 ，不能作为标识符使用，例如module 端口声明 端口列表仅仅是列出了本模块具有哪些端口，但这些端口是输入还是输出并没有定义，这就需要在模块中声明 语法形式： 端口类型 [端口位宽左界：端口位宽右界] 端口名； 端口类型 输入—input 输出—output 双向—inout 宽度 定义一个2位宽度的输入信号a 建议形式 端口连接规则 输入输出必须遵循 门级调用 语法形式 逻辑门类型 实例名称（可选） （端口连接）； 例如 基本逻辑门 单输入逻辑门：缓冲器buf和非门not buf 实例名称 （out1，out2，…，outn，in）； not 实例名称 （out1，out2，…，outn，in）； 例：not n2(out1,out2,in); 门级调用也称为实例化 多输入逻辑门： 与门and、与非门nand 或门or、或非门nor 异或门xor和同或门xnor 范例 三态门 bufif1、bufif0、notif1和notif0 语法 三态门类型 实例名称 (输出信号，输入信号，控制信号); 范例 模块实例化 语法形式 模块名称 实例名称（端口连接）； 两种连接方式 按顺序连接 按名称连接 按顺序连接 欲调用此模块 实例化过程 按名称连接 语法形式 .原模块中端口名称（新模块中连接信号名称） 范例 如果有端口悬空 MUX4x1 mymux(y,a,b,c,d,s1, ,en_); //两个逗号间表示没有连接的端口 MUX4x1 mymux(.Y(y), .A(a), .B(b), .C(c), .D(d), .En_(e)); //没有出现的端口就没有连接 内部连线声明 语法形式 wire [线宽-1 : 0] 线名称; 范例 wire a; //定义一位线网a wire [3:0] b;//定义四位线网b 未声明而直接使用时，默认为1位宽 MOS开关 抽象程度更低 nmos 实例名(out , data , ctrl); pmos 实例名(out , data , ctrl); 源极（逻辑1）和地极（逻辑0） supply1 vdd； supply0 gnd； 非门 与非门 测试模块 用户自定义原语UDP and、or、not等逻辑门是Verilog HDL自带的内建语法，对这些门的描述是以原语的形式在Verilog HDL中定义的，即Verilog HDL的内置原语。 在实际设计中，设计者有时需要使用自己编写的原语，Verilog HDL也支持这种语法，这种原语就是用户自定义原语（User- Defined Primitive，UDP）。 UDP基本结构 primitive UDP名称(输出端口,输入端口1,……,输入端口n); output 输出端口名; input 输入端口名; reg 寄存器名; initial //初始化寄存器，这两行在时序UDP中使用 table ……//状态表信息 endtable endprimitive UDP基本规则 1.UDP只能有一个1位的输出端口，输出端口必须在端口列表的第一个位置。不允许有多个输出端口或多位输出端口。如下声明均是违法的： output a,b; //多个输出违法 output [1:0] c; //多位输出违法 2.U