第五部分时序逻辑电路(续).ppt

摸6，逢6进1 计数至15异步置4，减法时，4,3,2,1,0,15；虽然有个15（1111），但是Q3根本不需要，因为4~0都只要三位二进制数 * * * 无效状态，除了Q0，Q1，Q2同时为0，相应的次态的Q0才为1，否则次态的Q0就为0；次态的Q1Q2Q3即为现态右移的值（也可以从47页中的驱动方程可以看出） * 第*页 0000 0001 0010 0011 0100 0101 1110 1111 1001 1000 0111 0110 1011 1101 1100 1010 工作状态 无效状态 考虑无效状态的状态转换图： EP ET 1J 1K C1 ?1 R 1J 1K C1 ?1 R 1J 1K C1 ?1 R 1J 1K C1 ?1 R 1 1 1 C Q0 D0 Q1 Q2 Q3 CP ?1 D1 D2 D3 1.内部逻辑图 （五）中规模集成十进制计数器：74LS160 * 第*页 P和T是计数使能输入端，P、T和进位输出端C是为了级联而设置的。 Q0 CTRdiv10 CP D0 D1 D2 Q1 Q2 Q3 G3 CT=0 C5/2,3,4+ D3 1，5D G4 M1 M2 3CT=9 ET EP C 3.功能表 2.逻辑符号 其功能与二进制同步计数器74161的类似，用法一样。 例：设计24进制B