对系统信号完整性不确定因素进行建模-主页.PDFVIP

对系统信号完整性不确定因素 进行建模 本白皮书介绍导致系统级时序不确定因素的信号完整性(SI)机制，以及怎样在 Quartus® II TimeQuest 时序分析器中对这些机制进行建模，从而使外部存储器接口设计达到时序收敛。 通过使用Quartus II 开发软件9.1 以及更高版本的软件，在外部存储器接口上达到时序收敛，设 计人员按照良好的电路板设计习惯，在实现典型外部存储器用户接口时，不需要针对Stratix® IV 和Arria® II FPGA 等Altera®倒装焊器件系列同时开关输出(SSO)、同时开关输入(SSI)、符号间 干扰(ISI)和电路板级交叉串扰来分配单独的SI 时序余量。 引言 FPGA 、微处理器和存储器之间越来越大的性能差异，越来越多的应用需要大量的存储器，这些 因素都推动了对快速存储器技术的需求。带宽需求增长的同时，FPGA 和存储器的信号数量和 信号速率也在不断增长。为进一步提高带宽，器件生产商不断降低供电电压。 开始时，业界标准DIMM 工作电压是5 V 。但是，随着DRAM 存储密度的增加，工作电压降到 3.3 V (SDR)，然后是2.5 V (DDR) 、1.8 V (DDR2)、1.5 V (DDR3)和1.35 V (DDR3)，因此，存储 器运行速度更快，功耗更低。目前正在规划DDR4 芯片，预计其运行电压在1.2 V 到1.0 V 之间。 由于工作电压的降低以及时序预算的减小，如果设计人员对系统设计没有足够的重视，那么， 很有可能会出现错误，例如，过孔引出层、电路板走线间距、引脚分配和电源分配网络设计都 会对接收端的时序不确定因素产生直接影响。 图1 在对比各种SDRAM 技术时，揭示了峰值带宽越来越大的业界发展趋势。 WP-01153-1.0 图1.各种存储器技术的峰值带宽对比 源同步时序 在源同步接口中，时钟源是与数据源相同的器件。DDR 、DDR2 、DDR3 、RLDRAM II 和QDRII 等主流存储器接口都是源同步的。在 DDR 、DDR2 和 DDR3 中，双向时钟或者数据选通信号 (DQS/DQS#)用于读操作和写操作，而在RLDRAM II 和QDR II 中，分别采用了DQ/DQ#/QK/QK# 和K/K#/CQ/CQ#等单向时钟。 图2 所示为基本源同步接口的结构图。 图2.源同步接口 在DDR 应用中，读操作期间，数据选通信号是边沿对齐的(数据从存储器传送至FPGA) ，读操 作期间，是中心对齐(数据从FPGA 传送至存储器) 。当选通信号与数据边沿对齐时，接收器件根 据需要对选通信号进行移位，以采集数据。然而，在中心对齐的例子中，接收器件直接使用移 位时钟来采集数据。 January 2011 Altera Corporation WP-01153-1.0 图3 显示了边沿对齐和中心对齐数据传送。 图3.边沿对齐和中心对齐数据传送 在源同步SDR 接口中，在时钟的一个边沿，通常是上升沿进行数据传送。传送一个比特所需要 的时间被称为单位间隔(UI)，它等于时钟周期。在源同步DDR 接口中，在时钟的两个边沿来传 送数据，如图4 所示。UI 等于半个时钟周期，假设占空比是50/50 。 图4.SDR 和DDR UI 定义 公式1 定义了芯片至芯片数据传送时序余量： 公式1。 余量 = 比特周期(UI) – 发射端不确定因素 – 接收端要求 - tEXT 其中： (1) 发射端不确定因素包括数据信号最快和最慢输出边沿之间的时序差、tCO 变化、时钟偏 移和抖动等。发射端通道至通道偏移(TCCS)产生了发射端不确定因素。 (2) 接收端需求包括数据必须有效，以便正确采集它的时间周期。接收端采样窗口(SW) 产生了所有接收端要求。 (3) tEXT 设定数据和时钟走线之间的电路板级偏移。这是任何两条信号走线之间允许的最大电 路板走线变